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公開番号2019197821
公報種別公開特許公報(A)
公開日20191114
出願番号2018091290
出願日20180510
発明の名称半導体装置およびその製造方法
出願人ルネサスエレクトロニクス株式会社
代理人特許業務法人筒井国際特許事務所
主分類H01L 27/11568 20170101AFI20191018BHJP(基本的電気素子)
要約【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、不揮発メモリのメモリセルと、周辺回路用のMISFETとを備えている。層間絶縁膜ILは、メモリセル用のゲート絶縁膜と制御ゲート電極CGとメモリゲート電極MGとサイドウォールスペーサSW1,SW2とからなる構造体上に形成され、かつ窒化シリコンまたは酸化アルミニウムからなる絶縁膜Z3を含んでいる。絶縁膜Z3は、MISFET用のゲート絶縁膜とゲート電極GEとサイドウォールスペーサSW3,SW4とからなる構造体上には形成されていない。層間絶縁膜ILは、ゲート電極GEの上方に配置される窒化シリコン膜を含んでおらず、かつ、ゲート電極GEの上方に配置される酸化アルミニウム膜も含んでいない。
【選択図】図1
特許請求の範囲【請求項1】
不揮発性メモリのメモリセルおよび電界効果トランジスタを備える半導体装置であって、
半導体基板と、
前記半導体基板内に形成され、それぞれ前記メモリセルのソースまたはドレイン用の半導体領域として機能する第1半導体領域および第2半導体領域と、
前記半導体基板内に形成され、それぞれ前記電界効果トランジスタのソースまたはドレイン用の半導体領域として機能する第3半導体領域および第4半導体領域と、
前記第1半導体領域と前記第2半導体領域との間の前記半導体基板上に第1ゲート絶縁膜を介して形成された、前記メモリセル用の第1ゲート電極と、
前記第1半導体領域と前記第2半導体領域との間の前記半導体基板上に、電荷蓄積部を有する第2ゲート絶縁膜を介して形成された、前記メモリセル用の第2ゲート電極と、
前記第3半導体領域と前記第4半導体領域との間の前記半導体基板上に第3ゲート絶縁膜を介して形成された、前記電界効果トランジスタ用の第3ゲート電極と、
前記第1ゲート電極の前記第2ゲート電極側とは反対側に形成された第1サイドウォールスペーサと、
前記第2ゲート電極の前記第1ゲート電極側とは反対側に形成された第2サイドウォールスペーサと、
前記第3ゲート電極の両側に形成された第3サイドウォールスペーサおよび第4サイドウォールスペーサと、
前記第1および第2ゲート絶縁膜と前記第1および第2ゲート電極と前記第1および第2サイドウォールスペーサとからなる第1構造体と、前記第3ゲート絶縁膜と前記第3ゲート電極と前記第3および第4サイドウォールスペーサとからなる第2構造体とを覆う層間絶縁膜と、
前記層間絶縁膜上に形成された第1配線と、
を有し、
前記層間絶縁膜は、
前記第1、第2、第3および第4半導体領域上と前記第1、第2、第3および第4サイドウォールスペーサの側面上とに形成された第1絶縁膜と、
前記第1絶縁膜上に形成された第2絶縁膜と、
前記第1構造体上に形成された第3絶縁膜と、
を含み、
前記第1絶縁膜が窒化シリコンからなるか、あるいは、前記第1および第2サイドウォールスペーサが窒化シリコン膜を含んでおり、
前記第3絶縁膜は、窒化シリコンまたは酸化アルミニウムからなり、
前記第1および第2ゲート電極の上方には前記第3絶縁膜が存在し、
前記第2構造体の上方には前記第3絶縁膜は配置されておらず、
前記層間絶縁膜は、前記第3ゲート電極の上方に配置される窒化シリコン膜を含んでおらず、かつ、前記第3ゲート電極の上方に配置される酸化アルミニウム膜も含んでいない、半導体装置。
続きを表示(約 4,900 文字)【請求項2】
請求項1記載の半導体装置において、
前記第1ゲート電極と前記第2ゲート電極とは、前記第2ゲート絶縁膜を介して隣り合っている、半導体装置。
【請求項3】
請求項1記載の半導体装置において、
前記第1絶縁膜は窒化シリコンからなり、
前記第2絶縁膜は酸化シリコンからなる、半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記第1および第2絶縁膜は、前記第1および第2構造体の周囲に形成されており、前記第1、第2および第3ゲート電極の上方には形成されていない、半導体装置。
【請求項5】
請求項4記載の半導体装置において、
前記層間絶縁膜は、前記第1および第2構造体と前記第1および第2絶縁膜との上方に、前記第3絶縁膜を覆うように形成された第4絶縁膜を更に含む、半導体装置。
【請求項6】
請求項5記載の半導体装置において、
前記第4絶縁膜は酸化シリコンからなる、半導体装置。
【請求項7】
請求項5記載の半導体装置において、
前記層間絶縁膜は、前記第2構造体上に形成された第5絶縁膜を更に含み、
前記第4絶縁膜は、前記第3絶縁膜および前記第5絶縁膜を覆うように形成されている、半導体装置。
【請求項8】
請求項7記載の半導体装置において、
前記第5絶縁膜は酸化シリコンからなる、半導体装置。
【請求項9】
請求項7記載の半導体装置において、
前記第3絶縁膜と前記第5絶縁膜とは、重なっておらず、互いに隣接している、半導体装置。
【請求項10】
請求項7記載の半導体装置において、
前記第3絶縁膜と前記第5絶縁膜とは、重なっておらず、互いに離間している、半導体装置。
【請求項11】
請求項5記載の半導体装置において、
前記第3絶縁膜の側面は、前記第1サイドウォールスペーサ上、第2サイドウォールスペーサ上または前記第1絶縁膜の端面上に位置する、半導体装置。
【請求項12】
請求項1記載の半導体装置において、
前記層間絶縁膜には、前記層間絶縁膜を貫通する複数のコンタクトホールが形成され、
前記複数のコンタクトホール内には、それぞれ導電性のプラグが形成されている、半導体装置。
【請求項13】
請求項1記載の半導体装置において、
前記第3ゲート電極はメタルゲート電極である、半導体装置。
【請求項14】
請求項1記載の半導体装置において、
前記第3絶縁膜は、窒化シリコン膜である、半導体装置。
【請求項15】
不揮発性メモリのメモリセルおよび電界効果トランジスタを備える半導体装置であって、
半導体基板と、
前記半導体基板内に形成され、それぞれ前記メモリセルのソースまたはドレイン用の半導体領域として機能する第1半導体領域および第2半導体領域と、
前記半導体基板内に形成され、それぞれ前記電界効果トランジスタのソースまたはドレイン用の半導体領域として機能する第3半導体領域および第4半導体領域と、
前記第1半導体領域と前記第2半導体領域との間の前記半導体基板上に第1ゲート絶縁膜を介して形成された、前記メモリセル用の第1ゲート電極と、
前記第1半導体領域と前記第2半導体領域との間の前記半導体基板上に、電荷蓄積部を有する第2ゲート絶縁膜を介して形成された、前記メモリセル用の第2ゲート電極と、
前記第3半導体領域と前記第4半導体領域との間の前記半導体基板上に第3ゲート絶縁膜を介して形成された、前記電界効果トランジスタ用の第3ゲート電極と、
前記第1ゲート電極の前記第2ゲート電極側とは反対側に形成された第1サイドウォールスペーサと、
前記第2ゲート電極の前記第1ゲート電極側とは反対側に形成された第2サイドウォールスペーサと、
前記第3ゲート電極の両側に形成された第3サイドウォールスペーサおよび第4サイドウォールスペーサと、
前記第1および第2ゲート絶縁膜と前記第1および第2ゲート電極と前記第1および第2サイドウォールスペーサとからなる第1構造体と、前記第3ゲート絶縁膜と前記第3ゲート電極と前記第3および第4サイドウォールスペーサとからなる第2構造体とを覆う層間絶縁膜と、
前記層間絶縁膜上に形成された第1配線と、
を有し、
前記層間絶縁膜は、
前記第1、第2、第3および第4半導体領域上と前記第1、第2、第3および第4サイドウォールスペーサの側面上とに形成された第1絶縁膜と、
前記第1絶縁膜上に形成された第2絶縁膜と、
前記第1構造体上に形成された第3絶縁膜と、
を含み、
前記第1絶縁膜が水素に対するバリア性を有するか、あるいは、前記第1および第2サイドウォールスペーサが、水素に対するバリア性を有する膜を含んでおり、
前記第3絶縁膜は、水素に対するバリア性を有し、
前記第1および第2ゲート電極の上方には前記第3絶縁膜が存在し、
前記第2構造体の上方には前記第3絶縁膜は配置されておらず、
前記層間絶縁膜は、前記第3ゲート電極の上方に配置されかつ水素に対するバリア性を有する膜を含んでいない、半導体装置。
【請求項16】
不揮発性メモリのメモリセルおよび電界効果トランジスタを備える半導体装置の製造方法であって、
(a)半導体基板を用意する工程、
(b)前記半導体基板上に第1ゲート絶縁膜を介して前記メモリセル用の第1ゲート電極を形成し、前記半導体基板上に電荷蓄積部を有する第2ゲート絶縁膜を介して前記メモリセル用の第2ゲート電極を形成し、前記半導体基板上に第3ゲート絶縁膜を介して前記電界効果トランジスタ用のダミーゲート電極を形成する工程、
ここで、前記第1ゲート電極と前記第2ゲート電極とは、前記第2ゲート絶縁膜を介して隣り合い、
(c)前記第1ゲート電極の前記第2ゲート電極に隣合う側とは反対側に配置される第1サイドウォールスペーサと、前記第2ゲート電極の前記第1ゲート電極に隣合う側とは反対側に配置される第2サイドウォールスペーサと、前記ダミーゲート電極の両側に配置される第3サイドウォールスペーサおよび第4サイドウォールスペーサとを形成する工程、
(d)前記第1および第2ゲート電極と前記第1および第2サイドウォールスペーサとからなる第1構造体の両側における前記半導体基板に第1半導体領域および第2半導体領域を形成し、前記ダミーゲート電極と前記第3および第4サイドウォールスペーサとからなる第2構造体の両側における前記半導体基板に第3半導体領域および第4半導体領域を形成する工程、
ここで、前記第1半導体領域および前記第2半導体領域は、それぞれ、前記メモリセルのソースまたはドレイン用の半導体領域として機能し、
前記第3半導体領域および前記第4半導体領域は、それぞれ、前記電界効果トランジスタのソースまたはドレイン用の半導体領域として機能し、
(e)前記(d)工程後、前記半導体基板上に、前記第1構造体および前記第2構造体を覆うように、第1層間絶縁膜を形成する工程、
ここで、前記第1層間絶縁膜は、第1絶縁膜と、前記第1絶縁膜上の第2絶縁膜とを有し、
(f)前記第1層間絶縁膜の一部を除去して、前記第1ゲート電極、前記第2ゲート電極および前記ダミーゲート電極のそれぞれの上面を前記第1層間絶縁膜から露出させる工程、
(g)前記(f)工程後、前記ダミーゲート電極を除去し、前記ダミーゲート電極が除去された領域に第3ゲート電極を形成する工程、
(h)前記第1および第2ゲート電極を覆う第3絶縁膜を形成する工程、
ここで、前記第3ゲート電極上には前記第3絶縁膜は配置されず、
(i)前記第1、第2および第3ゲート電極と前記第1、第2、第3および第4サイドウォールスペーサと前記第1層間絶縁膜との上方に、前記第3絶縁膜を覆うように、第4絶縁膜を形成する工程、
(j)前記第4絶縁膜上に第1配線を形成する工程、
を有し、
前記第1絶縁膜が窒化シリコンからなるか、あるいは、前記第1および第2サイドウォールスペーサが窒化シリコン膜を含んでおり、
前記第3絶縁膜は、窒化シリコンまたは酸化アルミニウムからなり、
前記第4絶縁膜は、窒化シリコンおよび酸化アルミニウム以外の絶縁材料からなり、
前記第4絶縁膜と前記第3ゲート電極との間には、窒化シリコン膜および酸化アルミニウム膜のいずれも形成されていない、半導体装置の製造方法。
【請求項17】
請求項16記載の半導体装置の製造方法において、
前記(g)工程後で、前記(h)工程前に、
(g1)前記第3ゲート電極を覆いかつ前記第1および第2ゲート電極を露出する第5絶縁膜を形成する工程、
(g2)前記第1および第2ゲート電極のそれぞれの上部に、金属シリサイド層を形成する工程、
を更に有し、
前記(h)工程は、
(h1)前記第1構造体と前記第5絶縁膜とを覆うように、前記第3絶縁膜形成用の第6絶縁膜を形成する工程、
(h2)前記第5絶縁膜上の前記第6絶縁膜を研磨して除去する工程、
を有し、
前記(h2)工程後に残存する前記第6絶縁膜により、前記第3絶縁膜が形成され、
前記(i)工程では、前記第3および第5絶縁膜上に、前記第4絶縁膜が形成される、半導体装置の製造方法。
【請求項18】
請求項16記載の半導体装置の製造方法において、
前記(g)工程後で、前記(h)工程前に、
(g1)前記第3ゲート電極を覆いかつ前記第1および第2ゲート電極を露出する第5絶縁膜を形成する工程、
(g2)前記第1および第2ゲート電極のそれぞれの上部に、金属シリサイド層を形成する工程、
を更に有し、
前記(h)工程は、
(h1)前記第1構造体と前記第5絶縁膜とを覆うように、前記第3絶縁膜形成用の第6絶縁膜を形成する工程、
(h2)前記第6絶縁膜上にマスク層を形成する工程、
(h3)前記マスク層をエッチングマスクとして用いて前記第6絶縁膜をエッチングしてパターニングする工程、
を有し、
前記(h3)工程後に残存する前記第6絶縁膜により、前記第3絶縁膜が形成され、
前記(i)工程では、前記第3および第5絶縁膜上に、前記第4絶縁膜が形成される、半導体装置の製造方法。
【請求項19】
請求項16記載の半導体装置の製造方法において、
前記第3ゲート電極はメタルゲート電極である、半導体装置の製造方法。
【請求項20】
請求項19記載の半導体装置の製造方法において、
前記(g)工程では、前記ダミーゲート電極と前記第1ゲート電極と前記第2ゲート電極とを除去し、前記ダミーゲート電極が除去された領域に第3ゲート電極を形成し、前記第1ゲート電極が除去された領域に前記メモリセル用の第1メタルゲート電極を形成し、前記第2ゲート電極が除去された領域に前記メモリセル用の第2メタルゲート電極を形成し、
前記(h)工程では、前記第1および第2メタルゲート電極を覆うように、前記第3絶縁膜が形成される、半導体装置の製造方法。

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に好適に利用できるものである。
続きを表示(約 13,000 文字)【背景技術】
【0002】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、EEPROM(Electrically Erasable and Programmable Read Only Memory)が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、MISFETのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。なお、トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってMISFETのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜を用いたスプリットゲート型セルがある。
【0003】
国際公開WO2016/088196号(特許文献1)には、不揮発性メモリを備える半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
国際公開WO2016/088196号
【発明の概要】
【発明が解決しようとする課題】
【0005】
不揮発性メモリを有する半導体装置において、信頼性を向上させることが望まれる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、不揮発性メモリのメモリセルおよび電界効果トランジスタを備えている。半導体装置を構成する半導体基板内には、前記メモリセルのソース・ドレイン用の第1および第2半導体領域と、前記電界効果トランジスタのソース・ドレイン用の第3および第4半導体領域と、が形成されている。前記第1半導体領域と前記第2半導体領域との間の前記半導体基板上に、前記メモリセル用の第1ゲート電極が第1ゲート絶縁膜を介して形成され、前記メモリセル用の第2ゲート電極が電荷蓄積部を有する第2ゲート絶縁膜を介して形成されている。前記第3半導体領域と前記第4半導体領域との間の前記半導体基板上に、前記電界効果トランジスタ用の第3ゲート電極が第3ゲート絶縁膜を介して形成されている。前記第1ゲート電極の隣に第1サイドウォールスペーサが形成され、前記第2ゲート電極の隣に第2サイドウォールスペーサが形成され、前記第3ゲート電極の両隣に第3および第4サイドウォールスペーサが形成されている。前記第1および第2ゲート絶縁膜と前記第1および第2ゲート電極と前記第1および第2サイドウォールスペーサとからなる第1構造体と、前記第3ゲート絶縁膜と前記第3ゲート電極と前記第3および第4サイドウォールスペーサとからなる第2構造体とを、層間絶縁膜が覆い、前記層間絶縁膜上に第1配線が形成されている。前記層間絶縁膜は、前記第1、第2、第3および第4半導体領域上と前記第1、第2、第3および第4サイドウォールスペーサの側面上とに形成された第1絶縁膜と、前記第1絶縁膜上に形成された第2絶縁膜と、前記第1構造体上に形成され、かつ窒化シリコンまたは酸化アルミニウムからなる第3絶縁膜とを含んでいる。前記第3絶縁膜は、前記第2構造体の上方には配置されておらず、前記層間絶縁膜は、前記第3ゲート電極の上方に配置される窒化シリコン膜を含んでおらず、かつ、前記第3ゲート電極の上方に配置される酸化アルミニウム膜も含んでいない。
【発明の効果】
【0008】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0009】
一実施の形態である半導体装置の要部断面図である。
一実施の形態である半導体装置の要部断面図である。
一実施の形態である半導体装置の要部断面図である。
メモリセルの等価回路図である。
変形例の半導体装置の要部断面図である。
「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
一実施の形態の半導体装置の製造工程中の要部断面図である。
図7に続く半導体装置の製造工程中の要部断面図である。
図8に続く半導体装置の製造工程中の要部断面図である。
図9に続く半導体装置の製造工程中の要部断面図である。
図10に続く半導体装置の製造工程中の要部断面図である。
図11に続く半導体装置の製造工程中の要部断面図である。
図12に続く半導体装置の製造工程中の要部断面図である。
図13に続く半導体装置の製造工程中の要部断面図である。
図14に続く半導体装置の製造工程中の要部断面図である。
図15に続く半導体装置の製造工程中の要部断面図である。
図16に続く半導体装置の製造工程中の要部断面図である。
図17に続く半導体装置の製造工程中の要部断面図である。
図18に続く半導体装置の製造工程中の要部断面図である。
図19に続く半導体装置の製造工程中の要部断面図である。
図20に続く半導体装置の製造工程中の要部断面図である。
図21に続く半導体装置の製造工程中の要部断面図である。
図22に続く半導体装置の製造工程中の要部断面図である。
図23に続く半導体装置の製造工程中の要部断面図である。
図24に続く半導体装置の製造工程中の要部断面図である。
図25に続く半導体装置の製造工程中の要部断面図である。
図26に続く半導体装置の製造工程中の要部断面図である。
図27に続く半導体装置の製造工程中の要部断面図である。
図28に続く半導体装置の製造工程中の要部断面図である。
図29に続く半導体装置の製造工程中の要部断面図である。
図30に続く半導体装置の製造工程中の要部断面図である。
図31に続く半導体装置の製造工程中の要部断面図である。
図32に続く半導体装置の製造工程中の要部断面図である。
第1検討例の半導体装置の製造工程中の要部断面図である。
図34に続く半導体装置の製造工程中の要部断面図である。
第2検討例の半導体装置の製造工程中の要部断面図である。
図36に続く半導体装置の製造工程中の要部断面図である。
他の実施の形態の半導体装置の製造工程中の要部断面図である。
図38に続く半導体装置の製造工程中の要部断面図である。
図39に続く半導体装置の製造工程中の要部断面図である。
図40に続く半導体装置の製造工程中の要部断面図である。
図41に続く半導体装置の製造工程中の要部断面図である。
図42に続く半導体装置の製造工程中の要部断面図である。
図43に続く半導体装置の製造工程中の要部断面図である。
他の実施の形態の半導体装置の製造工程中の要部断面図である。
図45に続く半導体装置の製造工程中の要部断面図である。
図46に続く半導体装置の製造工程中の要部断面図である。
図47に続く半導体装置の製造工程中の要部断面図である。
図48に続く半導体装置の製造工程中の要部断面図である。
他の実施の形態の半導体装置の製造工程中の要部断面図である。
図50に続く半導体装置の製造工程中の要部断面図である。
図51に続く半導体装置の製造工程中の要部断面図である。
図52に続く半導体装置の製造工程中の要部断面図である。
図53に続く半導体装置の製造工程中の要部断面図である。
図54に続く半導体装置の製造工程中の要部断面図である。
図55に続く半導体装置の製造工程中の要部断面図である。
図56に続く半導体装置の製造工程中の要部断面図である。
図57に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0011】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0012】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0013】
(実施の形態1)
<半導体装置の構造について>
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(Metal Insulator Semiconductor Field Effect Transistor)を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【0014】
本実施の形態の半導体装置を図面を参照して説明する。
【0015】
図1〜図3は、本実施の形態の半導体装置の要部断面図である。図1には、メモリ領域1Aおよび周辺回路領域1Bの要部断面図が示されており、図2は、図1のメモリ領域1Aの部分拡大断面図であり、図3は、図1の周辺回路領域1Bの部分拡大断面図である。但し、図1に示される絶縁膜Z1,Z2,Z3,Z4,Z5については、図2および図3では図示を省略してある。図4は、メモリセルMCの等価回路図である。
【0016】
ここで、メモリ領域1Aは、半導体基板SBの主面において、不揮発性メモリのメモリセルが形成されている領域である。また、周辺回路領域1Bは、半導体基板SBの主面において、周辺回路を構成するMISFETが形成されている領域である。メモリ領域1Aと周辺回路領域1Bとは、同一の半導体基板SBの主面における互いに異なる平面領域に対応している。また、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、CPUなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【0017】
例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)SBには、素子を分離するための素子分離領域(素子分離部)STが形成されている。メモリ領域1Aにおいて、素子分離領域STで規定された活性領域に、p型ウエルPW1が形成されている。
【0018】
メモリ領域1Aには、実際には複数のメモリセルMCがアレイ状に形成されているが、図1および図2には、代表して1つのメモリセルMCが示されている。メモリセルMCは、スプリットゲート型のメモリセルであり、制御ゲート電極CGを有する制御トランジスタ(選択トランジスタ)とメモリゲート電極MGを有するメモリトランジスタ(記憶用トランジスタ)との2つのMISFETを接続したものである。
【0019】
以下に、不揮発性メモリのメモリセルMCの基本構成について具体的に説明する。
【0020】
図1および図2に示されるように、不揮発性メモリのメモリセルMCは、半導体基板SBのp型ウエルPW1中に形成されたソース・ドレイン用のn型の半導体領域S1,D1と、半導体基板SB(p型ウエルPW1)の上に形成された制御ゲート電極CGと、半導体基板SB(p型ウエルPW1)の上に形成されて制御ゲート電極CGと隣合うメモリゲート電極MGとを有している。不揮発性メモリのメモリセルMCは、更に、制御ゲート電極CGおよび半導体基板SB(p型ウエルPW1)間に形成された絶縁膜GF1と、メモリゲート電極MGおよび半導体基板SB(p型ウエルPW1)間とメモリゲート電極MGおよび制御ゲート電極CG間とに形成された絶縁膜MZと、を有している。不揮発性メモリのメモリセルMCは、更に、メモリゲート電極MGおよび制御ゲート電極CGの互いに隣接していない側の側面上に形成されたサイドウォールスペーサSWを有している。
【0021】
制御ゲート電極CG(第1ゲート電極)およびメモリゲート電極MG(第2ゲート電極)は、それらの対向側面の間に絶縁膜MZを介した状態で、半導体基板SBの主面に沿って延在し、並んで配置されている。制御ゲート電極CGおよびメモリゲート電極MGの延在方向は、図1および図2の紙面に垂直な方向である。制御ゲート電極CGおよびメモリゲート電極MGは、それぞれ導電膜からなり、ここでは、n型ポリシリコン膜のようなシリコン膜からなる。
【0022】
制御ゲート電極CGおよびメモリゲート電極MGは、半導体領域D1と半導体領域S1との間の半導体基板SB(p型ウエルPW1)上に形成されており、半導体領域S1側にメモリゲート電極MGが位置し、半導体領域D1側に制御ゲート電極CGが位置している。但し、制御ゲート電極CGは絶縁膜GF1(第1ゲート絶縁膜)を介し、メモリゲート電極MGは絶縁膜MZ(第2ゲート絶縁膜)を介して、半導体基板SB(p型ウエルPW1)上に形成されている。制御ゲート電極CGと半導体基板SB(p型ウエルPW1)との間に形成された絶縁膜GF1、すなわち制御ゲート電極CGの下の絶縁膜GF1が、制御トランジスタのゲート絶縁膜として機能する。絶縁膜GF1は、例えば酸化シリコン膜などからなる。
【0023】
制御ゲート電極CGとメモリゲート電極MGとは、間に絶縁膜MZを介在して互いに隣合っている。絶縁膜MZは、メモリゲート電極MGと半導体基板SB(p型ウエルPW1)との間の領域と、メモリゲート電極MGと制御ゲート電極CGとの間の領域の、両領域にわたって連続的に延在している。絶縁膜MZはゲート絶縁膜とみなすことができる。但し、メモリゲート電極MGと半導体基板SB(p型ウエルPW1)との間の絶縁膜MZ、すなわちメモリゲート電極MGの下の絶縁膜MZは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極MGと制御ゲート電極CGとの間の絶縁膜MZは、メモリゲート電極MGと制御ゲート電極CGとの間を絶縁するための絶縁膜として機能する。
【0024】
絶縁膜MZは、積層絶縁膜であり、絶縁膜MZ1と、絶縁膜MZ1上の絶縁膜MZ2と、絶縁膜MZ2上の絶縁膜MZ3とを有する積層膜からなる。ここでは、絶縁膜MZ1は、酸化シリコン膜からなり、絶縁膜MZ2は、窒化シリコン膜からなり、絶縁膜MZ3は、酸化シリコン膜からなる。
【0025】
なお、図1では、図面を見やすくするために、絶縁膜MZ1,MZ2,MZ3からなる積層膜を、単に絶縁膜MZとして図示しているが、実際には、図2に示されるように、絶縁膜MZは、絶縁膜MZ1,MZ2,MZ3の積層膜からなる。
【0026】
絶縁膜MZのうち、絶縁膜MZ2は、電荷蓄積機能を有する絶縁膜(トラップ性絶縁膜)であり、電荷蓄積部(電荷蓄積層)として機能することができる。このため、絶縁膜MZは、その内部に電荷蓄積部(ここでは絶縁膜MZ2)を有する絶縁膜とみなすことができる。絶縁膜MZのうち、トラップ性絶縁膜である絶縁膜MZ2の上下に位置する絶縁膜MZ3と絶縁膜MZ1とは、トラップ性絶縁膜に電荷を閉じ込めるための電荷ブロック層として機能することができる。絶縁膜MZ1および絶縁膜MZ3のそれぞれのバンドギャップは、トラップ性絶縁膜である絶縁膜MZ2のバンドギャップよりも大きい。
【0027】
なお、絶縁膜MZは、電荷蓄積部を有する絶縁膜であればよく、ONO(Oxide-Nitride-Oxide)膜には限定されない。金属酸化物膜のような高誘電率絶縁膜を積層して絶縁膜MZを形成することもでき、例えば、酸化アルミニウム膜と酸化ハフニウム膜(またはハフニウムシリケート膜)と酸化アルミニウム膜との積層膜などを、絶縁膜MZとして用いることもできる。また、絶縁膜MZは、3層構造に限定されず、4層以上の絶縁膜により形成することもできる。
【0028】
半導体領域S1,D1は、それぞれ、メモリセルMCのソースまたはドレイン用の半導体領域として機能する。すなわち、半導体領域S1は、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域D1は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域S1はソース領域として機能し、半導体領域D1はドレイン領域として機能するが、メモリセルMCにおけるソースおよびドレインの呼称については、メモリセルMCの読み出し動作時におけるソースおよびドレインを指している。
【0029】
半導体領域S1,D1は、n型の不純物が導入されたn型の半導体領域よりなり、それぞれLDD(lightly doped drain)構造を備えている。すなわち、ソース用の半導体領域S1は、n

型半導体領域E1とn

型半導体領域H1とを有し、ドレイン用の半導体領域D1は、n

型半導体領域E2とn

型半導体領域H2とを有している。n

型半導体領域H1は、n

型半導体領域E1よりも不純物濃度が高くかつ接合深さが深く、また、n

型半導体領域H2は、n

型半導体領域E2よりも不純物濃度が高くかつ接合深さが深い。
【0030】
メモリゲート電極MGおよび制御ゲート電極CGの互いに隣接していない側の側面(側壁)上には、絶縁体からなるサイドウォールスペーサ(側壁絶縁膜)SWが形成されている。各サイドウォールスペーサSWは、単層または複数層の絶縁膜により形成されている。
【0031】
ここで、メモリゲート電極MGの側面上(隣)に形成されたサイドウォールスペーサSWを、サイドウォールスペーサSW1と称し、制御ゲート電極CGの側面上(隣)に形成されたサイドウォールスペーサSWを、サイドウォールスペーサSW2と称することとする。すなわち、メモリセルMCは、制御ゲート電極CGのメモリゲート電極MG側とは反対側に形成されたサイドウォールスペーサSW2と、メモリゲート電極MGの制御ゲート電極CG側とは反対側に形成されたサイドウォールスペーサSW1と、を有している。
【0032】
低濃度のn

型半導体領域E1は、主としてサイドウォールスペーサSW1の下に形成され、かつ、メモリトランジスタのチャネル形成領域に隣接している。高濃度のn

型半導体領域H1は、n

型半導体領域E1に隣接し、かつ、メモリトランジスタのチャネル形成領域からn

型半導体領域E1の分だけ離間している。また、低濃度のn

型半導体領域E2は、主としてサイドウォールスペーサSW2の下に形成され、かつ、制御トランジスタのチャネル形成領域に隣接している。高濃度のn

型半導体領域H2は、n

型半導体領域E2に隣接し、かつ、制御トランジスタのチャネル形成領域からn

型半導体領域E2の分だけ離間している。
【0033】
p型ウエルPW1において、メモリゲート電極MGの下の絶縁膜MZの下の領域が、メモリトランジスタのチャネル形成領域に対応している。また、p型ウエルPW1において、制御ゲート電極CGの下の絶縁膜GF1の下の領域が、制御トランジスタのチャネル形成領域に対応している。
【0034】
以上が、メモリセルMCの基本構成である。
【0035】
次に、周辺回路領域1Bに形成されたMISFET2(電界効果トランジスタ)の基本構成を具体的に説明する。なお、ここでは、MISFET2がnチャネル型の場合について説明するが、pチャネル型であってもよい。また、nチャネル型のMISFETとpチャネル型のMISFETの両方を周辺回路領域1Bに形成することもできる。
【0036】
図1および図3に示されるように、周辺回路領域1Bの半導体基板SBにおいて、素子分離領域STで規定された活性領域に、p型ウエルPW2が形成されている。MISFET2は、半導体基板SBのp型ウエルPW2中に形成されたソース・ドレイン用のn型の半導体領域S2,D2と、半導体基板SB(p型ウエルPW2)上に絶縁膜GF2,HKを介して形成されたゲート電極GEと、を有している。
【0037】
ゲート電極GE(第3ゲート電極)は、半導体領域D2と半導体領域S2との間の半導体基板SB(p型ウエルPW2)上に絶縁膜GF2,HK(第3ゲート絶縁膜)を介して形成されている。半導体領域S2,D2は、それぞれ、MISFET2のソースまたはドレイン用の半導体領域として機能する。すなわち、半導体領域S2は、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域D2は、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域S2はソース領域として機能し、半導体領域D2はドレイン領域として機能する。
【0038】
ゲート電極GEの側面(側壁)上にも、サイドウォールスペーサSWが形成されている。ここで、ゲート電極GEのソース側(半導体領域S2側)の側面上に形成されたサイドウォールスペーサSWを、サイドウォールスペーサSW3と称することとする。また、ゲート電極GEのドレイン側(半導体領域D2側)の側面上に形成されたサイドウォールスペーサSWを、サイドウォールスペーサSW4と称することとする。すなわち、MISFET2は、ゲート電極GEの両側にそれぞれ形成されたサイドウォールスペーサSW3,SW4を有している。
【0039】
ゲート電極GEと半導体基板SB(p型ウエルPW2)との間には、絶縁膜GF2と絶縁膜HKとの積層膜が介在した状態になっており、半導体基板SB側が絶縁膜GF2であり、ゲート電極GE側が絶縁膜HKである。ゲート電極GEと半導体基板SB(p型ウエルPW2)との間に介在する絶縁膜GF2と絶縁膜HKとの積層膜が、MISFET2のゲート絶縁膜として機能する。
【0040】
絶縁膜GF2は、例えば酸化シリコン膜からなり、絶縁膜HKは、高誘電率絶縁膜からなる。ここで、高誘電率絶縁膜とは、酸化シリコン膜よりも高い(より好ましくは窒化シリコン膜よりも高い)誘電率を有する絶縁膜を意味し、酸化ハフニウム膜、酸化アルミニウム膜または酸化タンタル膜などの金属酸化物膜を例示できる。ゲート絶縁膜に高誘電率膜を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【0041】
ゲート電極GEは、導電膜からなるが、ここでは、金属膜からなる。このため、ゲート電極GEは、いわゆるメタルゲート電極である。ゲート電極GEをメタルゲート電極としたことで、ゲート電極GEの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化も可能になるという利点も得られる。
【0042】
なお、本願において、ゲート電極を構成する金属膜に言及する場合、その金属膜とは金属伝導を示す導電膜を指し、単体の金属膜(純金属膜)や合金膜だけでなく、金属伝導を示す金属化合物膜(窒化金属膜や炭化金属膜など)も含むものとする。このため、ゲート電極GEは、金属伝導を示す導電膜からなり、金属級に抵抗率が低い。
【0043】
詳細は後述するが、後述のダミーゲート電極DGを除去してから、その除去領域にゲート電極GEおよび絶縁膜HKを埋め込んでいる。このため、絶縁膜GF2は、ゲート電極GEと半導体基板SB(p型ウエルPW2)とに挟まれた領域に形成されているが、絶縁膜HKは、ゲート電極GEと半導体基板SB(p型ウエルPW2)とに挟まれた領域だけでなく、ゲート電極GEとサイドウォールスペーサSW3とに挟まれた領域と、ゲート電極GEとサイドウォールスペーサSW4とに挟まれた領域とにも、形成されている。
【0044】
半導体領域S2,D2は、n型の不純物が導入されたn型の半導体領域よりなり、それぞれLDD構造を備えている。すなわち、ソース用の半導体領域S2は、n

型半導体領域E3とn

型半導体領域H3とを有し、ドレイン用の半導体領域D2は、n

型半導体領域E4とn

型半導体領域H4とを有している。n

型半導体領域H3は、n

型半導体領域E3よりも不純物濃度が高くかつ接合深さが深く、また、n

型半導体領域H4は、n

型半導体領域E4よりも不純物濃度が高くかつ接合深さが深い。
【0045】
p型ウエルPW2において、低濃度のn

型半導体領域E3は、主としてサイドウォールスペーサSW3の下に形成され、かつ、MISFET2のチャネル形成領域に隣接し、低濃度のn

型半導体領域E4は、主としてサイドウォールスペーサSW4の下に形成され、かつ、MISFET2のチャネル形成領域に隣接している。高濃度のn

型半導体領域H3は、n

型半導体領域E3に隣接し、かつMISFET2のチャネル形成領域からn

型半導体領域E3の分だけ離間し、また、高濃度のn

型半導体領域H4は、n

型半導体領域E4に隣接し、かつ、MISFET2のチャネル形成領域からn

型半導体領域E4の分だけ離間している。p型ウエルPW2において、ゲート電極GEの下の絶縁膜HK,GF2の下の領域が、MISFET2のチャネル形成領域に対応している。
【0046】
以上が、MISFET2の基本構成である。
【0047】


型半導体領域H1,H2,H3,H4の各上部(上面)には、金属シリサイド層SL1が形成され、メモリゲート電極MGの上部(上面)と制御ゲート電極CGの上部(上面)とには、金属シリサイド層SL2が形成されている。金属シリサイド層SL1,SL2は、例えば、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などからなる。なお、制御ゲート電極CG上の金属シリサイド層SL2と、メモリゲート電極MG上の金属シリサイド層SL2とは、接触しておらず、互いに離間している。メモリゲート電極MGの上部の金属シリサイド層SL2は、メモリゲート電極MGの一部とみなすこともでき、また、制御ゲート電極CGの上部の金属シリサイド層SL2は、制御ゲート電極CGの一部とみなすこともできる。
【0048】
半導体基板SB上には、制御ゲート電極CG、メモリゲート電極MG、ゲート電極GEおよびサイドウォールスペーサSW1,SW2,SW3,SW4を覆うように、絶縁膜として層間絶縁膜ILが形成されている。すなわち、半導体基板SB上には、メモリセルMCを構成する絶縁膜GF1,MZと制御ゲート電極CGとメモリゲート電極MGとサイドウォールスペーサSW1,SW2とからなる構造体KT1(第1構造体)と、MISFET2を構成する絶縁膜GF2,HKとゲート電極GEとサイドウォールスペーサSW3,SW4とからなる構造体KT2(第2構造体)とが形成されている。そして、半導体基板SB上に、構造体KT1,KT2を覆うように、層間絶縁膜ILが形成され、層間絶縁膜IL上に配線M1(第1配線)が形成されている。なお、配線M1は、図1では図示されていないが、後述の図33に示されている。層間絶縁膜ILは、絶縁膜Z1と絶縁膜Z2と絶縁膜Z3と絶縁膜Z4と絶縁膜Z5とからなる。
【0049】
絶縁膜Z1は、好ましくは窒化シリコン膜からなる。絶縁膜Z2は、好ましくは酸化シリコン膜からなる。絶縁膜Z3は、好ましくは酸化シリコン膜からなる。絶縁膜Z4は、窒化シリコン膜または酸化アルミニウム膜からなり、より好ましくは窒化シリコン膜からなる。絶縁膜Z5は、好ましくは酸化シリコン膜からなる。
【0050】
絶縁膜Z1(第1絶縁膜)は、素子分離領域ST上と、n

型半導体領域H1,H2,H3,H4上と、サイドウォールスペーサSW1,SW2,SW3,SW4の側面上とに、形成されている。n

型半導体領域H1,H2,H3,H4上に金属シリサイド層SL1が形成されている場合は、その金属シリサイド層SL1上に、絶縁膜Z1が形成される。絶縁膜Z2(第2絶縁膜)は、絶縁膜Z1上に形成されている。
(【0051】以降は省略されています)

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