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公開番号2019176162
公報種別公開特許公報(A)
公開日20191010
出願番号2019088073
出願日20190508
発明の名称ダブルゲートトランジスタ素子及び動作方法
出願人インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト
代理人園田・小林特許業務法人
主分類H01L 29/78 20060101AFI20190913BHJP(基本的電気素子)
要約【課題】 ダブルゲートトランジスタ素子及び動作方法を提供する。
【解決手段】 一実施形態によれば、方法は、第1のゲート電極を駆動することによって第1の伝導チャネルを生成し、且つ第1の伝導チャネルを生成する前に、第2のゲート電極を駆動することによって第2の伝導チャネルを生成することにより、トランジスタ素子をオンにすることを含み、第2のゲート電極は、トランジスタ素子の電流方向において第1のゲート電極に隣接する。
【選択図】 図1
特許請求の範囲約 4,100 文字を表示【請求項1】
第1のゲート電極を駆動することによって第1の伝導チャネルを生成し、且つ前記第1の伝導チャネルを生成する前に、第2のゲート電極を駆動することによって第2の伝導チャネルを生成することにより、トランジスタ素子をオンにすることを含む方法であって、
前記第2のゲート電極は、前記トランジスタ素子の電流方向において前記第1のゲート電極に隣接する、方法。
【請求項2】
前記トランジスタ素子は電界効果制御型トランジスタ素子であり、
前記第1の伝導チャネルを生成することは、前記第1の伝導チャネルをボディ領域内に生成することを含み、
前記第2の伝導チャネルを生成することは、前記第2の伝導チャネルを前記ボディ領域内に生成することを含み、
前記第1のゲート電極は、第1のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、
前記第2のゲート電極は、第2のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、
前記第2のゲート電極は、分離層によって前記第1のゲート電極から隔てられており、
前記ボディ領域は、ソース領域とドリフト領域との間に配置されており、前記ドリフト領域は、前記ボディ領域とドレイン領域との間に配置されている、請求項1に記載の方法。
【請求項3】
前記トランジスタ素子はHEMT素子である、請求項1に記載の方法。
【請求項4】
前記トランジスタ素子はGIT素子である、請求項1に記載の方法。
【請求項5】
前記GIT素子は、前記第1のゲート電極に隣接する第1の注入ゲートと、前記第2のゲート電極に隣接する第2の注入ゲートとを含む、請求項4に記載の方法。
【請求項6】
前記GIT素子は1つのみの注入ゲートを含む、請求項4に記載の方法。
【請求項7】
前記第1のゲート電極を駆動することは、第1の駆動信号を第1のオフレベルから第1のオンレベルまで上昇させることを含み、
前記第2のゲート電極を駆動することは、第2の駆動信号を第2のオフレベルから第2のオンレベルまで上昇させることを含む、請求項1に記載の方法。
【請求項8】
前記第1のゲート電極を駆動することは、前記第2のゲート電極を前記第2のオンレベルにクランプすることを含む、請求項7に記載の方法。
【請求項9】
前記第2のオフレベルは前記第1のオフレベルと異なる、請求項7に記載の方法。
【請求項10】
前記第1のゲート電極及び前記第2のゲート電極を駆動することは、前記第2の駆動信号を前記第1の駆動信号より高速で上昇させることを含む、請求項7に記載の方法。
【請求項11】
前記トランジスタ素子の動作状態の変化を検出することを更に含み、
前記動作状態を検出することは、前記第2のゲート電極の少なくとも1つの電気的パラメータを監視することを含む、請求項1に記載の方法。
【請求項12】
第1のゲート電極を駆動することによって第1の伝導チャネルを遮断することにより、トランジスタ素子をオフにすることと、
前記第1の伝導チャネルを遮断した後、第2のゲート電極を駆動することによって第2の伝導チャネルを遮断することと
を含む方法であって、
前記第2のゲート電極は、前記トランジスタ素子の電流方向において前記第1のゲート電極に隣接して配置される、方法。
【請求項13】
前記トランジスタ素子は電界効果制御型トランジスタ素子であり、
前記第1の伝導チャネルを遮断することは、前記第1の伝導チャネルをボディ領域内で遮断することを含み、
前記第2の伝導チャネルを遮断することは、前記第2の伝導チャネルを前記ボディ領域内で遮断することを含み、
前記第1のゲート電極は、第1のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、
前記第2のゲート電極は、第2のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、
前記第2のゲート電極は、分離層によって前記第1のゲート電極から隔てられており、
前記ボディ領域は、ソース領域とドリフト領域との間に配置されており、前記ドリフト領域は、前記ボディ領域とドレイン領域との間に配置されている、請求項12に記載の方法。
【請求項14】
前記トランジスタ素子はHEMT素子である、請求項12に記載の方法。
【請求項15】
前記トランジスタ素子はGIT素子である、請求項12に記載の方法。
【請求項16】
前記GIT素子は、前記第1のゲート電極に隣接する第1の注入ゲートと、前記第2のゲート電極に隣接する第2の注入ゲートとを含む、請求項15に記載の方法。
【請求項17】
前記GIT素子は1つのみの注入ゲートを含む、請求項15に記載の方法。
【請求項18】
前記第1のゲート電極を駆動することは、第1の駆動信号を第1のオンレベルから第1のオフレベルまで低下させることを含み、
前記第2のゲート電極を駆動することは、前記第2のゲート電極と前記ソース領域との間の第2の駆動信号を第2のオンレベルから第2のオフレベルまで低下させることを含む、請求項13に記載の方法。
【請求項19】
前記第1のゲート電極を駆動することは、前記第2のゲート電極を前記第2のオンレベルにクランプすることを含む、請求項18に記載の方法。
【請求項20】
前記第2のオフレベルは前記第1のオフレベルと異なる、請求項18に記載の方法。
【請求項21】
前記第1のゲート電極及び前記第2のゲート電極を駆動することは、前記第2の駆動信号を前記第1の駆動信号より高速で低下させることを含む、請求項18に記載の方法。
【請求項22】
前記トランジスタ素子の動作状態の変化を検出することを更に含み、
前記動作状態を検出することは、前記第2のゲート電極の少なくとも1つの電気的パラメータを監視することを含む、請求項20に記載の方法。
【請求項23】
少なくとも1つのトランジスタセルを含むトランジスタ素子であって、前記少なくとも1つのトランジスタセルは、
ドリフト領域、ボディ領域、ソース領域、及びドレイン領域であって、前記ボディ領域は前記ソース領域と前記ドリフト領域との間に配置されており、前記ドリフト領域は前記ボディ領域と前記ドレイン領域との間に配置されている、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域と、
第1のゲート誘電体によって前記ボディ領域から誘電的に絶縁されている第1のゲート電極と、
第2のゲート電極と
を含み、
前記第2のゲート電極は、第2のゲート誘電体によって前記ボディ領域から誘電的に絶縁されており、前記第1のゲート電極に隣接して配置されており、且つ分離層によって前記第1のゲート電極から隔てられている、トランジスタ素子。
【請求項24】
複数のトランジスタセルを更に含み、
前記複数のトランジスタセルのそれぞれは、前記複数のトランジスタセルに共通のソースノードに接続されたそのそれぞれのソース領域を有し、
前記複数のトランジスタセルのそれぞれは、前記複数のトランジスタセルに共通の第1のゲートノードに接続されたそのそれぞれの第1のゲート電極を有し、
前記複数のトランジスタセルのそれぞれは、前記複数のトランジスタセルに共通の第2のゲートノードに接続されたそのそれぞれの第2のゲート電極を有する、請求項23に記載のトランジスタ素子。
【請求項25】
トランジスタ素子であって、
第1のタイプのIII族窒化物を含む第1の半導体層と、前記第1の半導体層に隣接し、且つ第2のタイプのIII族窒化物を含む第2の半導体層とを有する半導体ボディと、
前記第1の半導体層及び前記第2の半導体層に接続されたソース電極と、
前記ソース電極から離間され、且つ前記第1の半導体層及び前記第2の半導体層に接続されたドレイン電極と、
前記トランジスタ素子の電流方向に離間されている第1のゲート電極及び第2のゲート電極と
を含む、トランジスタ素子。
【請求項26】
前記半導体ボディは、前記第2の半導体層に隣接し、且つIII族窒化物を含む第3の半導体層を更に含み、
前記第1のゲート電極及び前記第2のゲート電極の少なくとも一方は、前記第3の半導体層に隣接し、且つ前記第3の半導体層によって前記第2の半導体層から隔てられている、請求項25に記載のトランジスタ素子。
【請求項27】
前記第1のゲート電極及び前記第2のゲート電極の少なくとも一方は、前記第2の半導体層を貫通して前記第1の半導体層内へ延び、且つゲート誘電体によって前記第2の半導体層及び前記第1の半導体層から誘電的に絶縁されている、請求項25に記載のトランジスタ素子。
【請求項28】
前記第1の半導体層及び前記第2の半導体層のそれぞれはドープ半導体層である、請求項25に記載のトランジスタ素子。
【請求項29】
前記第1の半導体層及び前記第2の半導体層のそれぞれは真性半導体層である、請求項25に記載のトランジスタ素子。
【請求項30】
前記第2のゲート電極は前記ソース電極と電気的に接続されている、請求項25に記載のトランジスタ素子。

発明の詳細な説明約 57,000 文字を表示【技術分野】
【0001】
本出願は、参照によって全体が本明細書に組み込まれる、2016年2月29日に出願された「Double Gate Transistor Device and Method of Operating」という名称の米国特許出願第15/056,392号に基づく一部継続出願である。
【0002】
本開示は、概してトランジスタ素子に関し、特に電界効果制御型パワートランジスタ素子に関する。
【背景技術】
【0003】
電界効果制御型パワートランジスタ素子、例えば、パワーMOSFET(金属酸化物半導体電界効果トランジスタ)又はパワーIGBT(絶縁ゲートバイポーラトランジスタ)は、自動車用、産業用、又は民生用のエレクトロニクス応用分野において、負荷の駆動、電力の変換などに広く使用されている。そのようなパワートランジスタは、数十ボルト(V)〜数キロボルト(kV)の電圧阻止能力及び数アンペア(A)〜数キロアンペア(kA)の電流定格が利用可能である。「電圧阻止能力」は、(スイッチオフ時の)オフ状態のトランジスタ素子が耐えられる最大電圧を規定し、「電流定格」は、(スイッチオン時の)オン状態のトランジスタ素子が流せる最大電流を規定する。
【0004】
電界効果制御型パワートランジスタ素子は、(ゲートノードと呼ばれることが多い)駆動ノードと(ソースノード又はエミッタノードと呼ばれることが多い)負荷ノードとの間に印加される駆動電圧の電圧レベルに応じてオン及びオフになる。ノーマリオフ素子(エンハンスメント型素子)は、駆動電圧がゼロのときにオフ状態にあり、このタイプの素子は、駆動電圧をゼロにすることによりオフにすることが可能である。パワートランジスタ素子の動作時、トランジスタ素子がオフ状態にあるときに、ゲートノードにおいて寄生電圧スパイクが発生する可能性がある。このような電圧スパイクは、寄生インダクタンス(例えば、線路インダクタンス)を通る電流の急速な変化に起因しうるものであり、電流の急速な変化は、そのパワートランジスタが使用されている回路にある他のパワートランジスタのスイッチング動作に起因しうる。
【発明の概要】
【発明が解決しようとする課題】
【0005】
寄生電圧スパイクに対してロバストであり、且つ効率的な制御(オン及びオフの切り替え)が可能なトランジスタ素子と、そのようなトランジスタ素子を効率的に動作させる方法とを提供することが必要とされている。
【課題を解決するための手段】
【0006】
一実施例は方法に関する。本方法は、第1のゲート電極を駆動することによって第1の伝導チャネルを生成し、且つ第1の伝導チャネルを生成する前に、第2のゲート電極を駆動することによって第2の伝導チャネルを生成することにより、トランジスタ素子をオンにすることを含む。第2のゲート電極は、トランジスタ素子の電流方向において第1のゲート電極に隣接する。
【0007】
方法の別の実施例は、第1のゲート電極を駆動することによって第1の伝導チャネルを遮断することにより、トランジスタ素子をオフにすることと、第1の伝導チャネルを遮断した後、第2のゲート電極を駆動することによって第2の伝導チャネルを遮断することとを含む。第2のゲート電極は、トランジスタ素子の電流方向において第1のゲート電極に隣接して配置される。
【0008】
別の実施例は、少なくとも1つのトランジスタセルを有するトランジスタ素子に関する。少なくとも1つのトランジスタセルは、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域を含み、ボディ領域はソース領域とドリフト領域との間に配置されており、ドリフト領域はボディ領域とドレイン領域との間に配置されている。第1のゲート電極が第1のゲート誘電体によってボディ領域から誘電的に絶縁されており、且つ第2のゲート電極が第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第1のゲート電極に隣接して配置されており、且つ分離層によって第1のゲート電極から隔てられている。
【0009】
別の実施例によるトランジスタ素子は、第1の半導体層と、第1の半導体層に隣接する第2の半導体層とを有する半導体ボディを含む。第1の半導体層は第1のタイプのIII族窒化物を含み、且つ第2の半導体層は第2のタイプのIII族窒化物を含む。ソース電極が第1の半導体層及び第2の半導体層に接続されており、ドレイン電極がソース電極から離間され、且つ第1の半導体層及び第2の半導体層に接続されており、且つ第1のゲート電極及び第2のゲート電極がトランジスタ素子の電流方向に離間されている。
【0010】
一実施例は方法に関する。本方法は、第1のゲート電極を駆動することによって第1の伝導チャネルをボディ領域内に生成し、且つ第1の伝導チャネルを生成する前に、第2のゲート電極を駆動することによって第2の伝導チャネルをボディ領域内に生成することにより、トランジスタ素子をオンにすることを含む。第1のゲート電極は、第1のゲート誘電体によってボディ領域から誘電的に絶縁されている。第2のゲート電極は、第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第1のゲート電極に隣接して配置されており、且つ分離層によって第1のゲート電極から隔てられており、及びボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている。
【0011】
一実施例は方法に関する。本方法は、第1のゲート電極を駆動することによって第1の伝導チャネルをボディ領域内で遮断することにより、トランジスタ素子をオフにすることと、第1の伝導チャネルを遮断した後、第2のゲート電極を駆動することによって第2の伝導チャネルをボディ領域内で遮断することとを含む。第1のゲート電極は、第1のゲート誘電体によってボディ領域から誘電的に絶縁されている。第2のゲート電極は、第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第1のゲート電極に隣接して配置されており、且つ分離層によって第1のゲート電極から隔てられている。ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている。
【0012】
一実施例は方法に関する。本方法は、トランジスタ素子の第1のゲート電極を駆動することと、トランジスタ素子の第2のゲート電極の少なくとも1つの電気的パラメータを監視することとを含む。第1のゲート電極は、第1のゲート誘電体によってボディ領域から誘電的に絶縁されている。第2のゲート電極は、第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第1のゲート電極に隣接して配置されており、且つ分離層によって第1のゲート電極から隔てられている。ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている。
【0013】
別の実施例はトランジスタ素子に関する。トランジスタ素子は、少なくとも1つのトランジスタセルを含む。少なくとも1つのトランジスタセルは、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域を含む。ボディ領域はソース領域とドリフト領域との間に配置されており、且つドリフト領域はボディ領域とドレイン領域との間に配置されている。トランジスタ素子は、第1のゲート誘電体によってボディ領域から誘電的に絶縁された第1のゲート電極と、第2のゲート電極とを更に含む。第2のゲート電極は、第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第1のゲート電極に隣接して配置されており、且つ分離層によって第1のゲート電極から隔てられている。
【0014】
別の実施例は駆動回路に関する。駆動回路は、入力信号を受け取るように構成された入力と、トランジスタ素子の第1のゲートノードと結合されるように構成された第1の出力と、トランジスタ素子の第2のゲートノードと結合されるように構成された第2の出力とを含む。駆動回路は、入力信号に基づいて第1のゲートノード及び第2のゲートノードを駆動することと、第2の出力における少なくとも1つの電気的パラメータを監視することに基づいてトランジスタ素子の動作状態を検出することとを行うように構成されている。
【0015】
更に別の実施例は駆動回路に関する。駆動回路は、入力信号を受け取るように構成された入力と、トランジスタ素子の第1のゲートノードと結合されるように構成された第1の出力と、トランジスタ素子の第2のゲートノードと結合されるように構成された第2の出力とを含む。駆動回路は、診断モードで動作するように構成されており、診断モードでは、第1の出力を介して第1のゲートノードを駆動し、且つ第2の出力において少なくとも1つの電気的パラメータを監視することに基づいてトランジスタ素子を診断するように構成されている。
【0016】
以下では、図面を参照して実施例を説明する。図面は特定の原理が図解されるように、それらの原理の理解に必要な態様のみを図示する。図面の縮尺は正確ではない。図面では、同じ参照符号は類似の特徴を指す。
【図面の簡単な説明】
【0017】
一実施例によるダブルゲートトランジスタ素子の1つのトランジスタセルの垂直断面図を示す。
IGBTとして実施されるダブルゲートトランジスタ素子の回路記号を示す。
MOSFETとして実施されるダブルゲートトランジスタ素子の回路記号を示す。
複数の並列接続されたトランジスタセルを含むダブルゲートトランジスタ素子の一部分の垂直断面図を示す。
一実施例によるダブルゲートトランジスタ素子の1つのトランジスタセルの斜視断面図を示す。
ダブルゲートトランジスタ素子を電子スイッチとして使用することを示す電子回路を示す。
ダブルゲートトランジスタ素子をオンにする方法の一例を示すタイミング図を示す。
ダブルゲートトランジスタ素子をオンにする方法の別の例を示すタイミング図を示す。
図6及び図7に示されたタイミング図の1つの修正形態を示す。
図6及び図7に示されたタイミング図の1つの別の修正形態を示す。
ダブルゲートトランジスタ素子をオンにするように構成されたドライバ段の一実施例を示す。
ダブルゲートトランジスタ素子をオンにするように構成されたドライバ段の別の実施例を示す。
ダブルゲートトランジスタ素子をオンにするように構成されたドライバ段の更に別の実施例を示す。
ダブルゲートトランジスタ素子をオフにする方法の一実施例を示すタイミング図を示す。
ダブルゲートトランジスタ素子をオフにする方法の別の実施例を示すタイミング図を示す。
図13及び図14に示されたタイミング図の1つの修正形態を示す。
図13及び図14に示されたタイミング図の1つの別の修正形態を示す。
ダブルゲートトランジスタ素子をオフにするように構成されたドライバ段の一実施例を示す。
ダブルゲートトランジスタ素子をオフにするように構成されたドライバ段の別の実施例を示す。
ダブルゲートトランジスタ素子をオフにするように構成されたドライバ段の更に別の実施例を示す。
第1のドライバ段、第2のドライバ段、及び検出回路を含むドライバの一実施例を示す。
検出回路の一実施例をより詳細に示す。
図21に示された検出回路の動作を示すタイミング図を示す。
ダブルゲートトランジスタ素子の等価回路図を示す。
図22に示された検出回路の一動作方式を示す信号図を示す。
図22に示された検出回路の一動作方式を示す信号図を示す。
HEMT(高電子移動度トランジスタ)として実施されるダブルゲートトランジスタの回路記号を示す。
一実施例によるHEMTの垂直断面図を示す。
図27に示されたHEMTをオンにする方法の一実施例を示すタイミング図を示す。
図27に示されたHEMTをオフにする方法の一実施例を示すタイミング図を示す。
別の実施例によるHEMTの垂直断面図を示す。
図30に示されたHEMTの修正形態を示す。
一実施例によるGIT(ゲート注入トランジスタ)の垂直断面図を示す。
図32に示されたGITの修正形態を示す。
ダブルゲートトランジスタ素子のドライバ、ソースノード、及び2つのゲートノードの間の線路の配置方法の一実施例を示す。
【発明を実施するための形態】
【0018】
以下の詳細な説明では、添付図面を参照する。図面は、本明細書の一部を成し、本発明を実施できる具体的な実施形態を例示的に示す。特に断らない限り、本明細書に記載の様々な実施形態の特徴が互いに組み合わされうることを理解されたい。
【0019】
図1は、一実施例によるダブルゲートトランジスタ素子の1つのトランジスタセルの垂直断面図を示す。このトランジスタセルは、ドリフト領域11、ボディ領域12、ソース領域13、及びドレイン領域14を含む。ボディ領域12は、ドリフト領域11とソース領域13との間に配置されており、ドリフト領域11は、ボディ領域12とドレイン領域14との間に配置されている。これらの領域は、能動素子領域と手短に呼ばれてよい、半導体ボディ100内に配列されたドープ半導体領域である。半導体ボディ100は、従来の半導体材料を含んでよく、例えば、ケイ素(Si)、炭化ケイ素(SiC)、ガリウム砒素(GaAs)、窒化ガリウム(GaN)などを含んでよい。
【0020】
図1を参照すると、このトランジスタセルは、第1のゲート誘電体22によってボディ領域12から誘電的に絶縁されている第1のゲート電極21と、第2のゲート誘電体32によってボディ領域12から誘電的に絶縁されている第2のゲート電極31とを更に含む。第2のゲート電極31は、第1のゲート電極21に隣接して配置されており、且つ分離層23によって第1のゲート電極21から隔てられている。第1のゲート電極21は、ゲートノードG1と電気的に接続されており、第2のゲート電極31は、第1のゲートノードG1とは別の第2のゲートノードG2と電気的に接続されている。これらのゲートノードG1、G2は、図1では概略的に示されているに過ぎない。一実施例によれば、分離層23は誘電体層を含む。一実施例によれば、第1のゲート誘電体22、第2のゲート誘電体32、及び分離層23は、同じ種類の材料、例えば、酸化物、窒化物、オキシ窒化物などを含む。
【0021】
第1のゲート誘電体22は、第1のゲート電極21とボディ領域12との間の最小距離を規定する第1の厚さd
22
を有し、第2のゲート誘電体32は、第2のゲート電極31とボディ領域12との間の最小距離を規定する第2の厚さd
32
を有する。一実施例によれば、これらの厚さd
22
、d
32
はほぼ等しく、d
22
=d
32
である。別の実施例によれば、第1の厚さd
22
及び第2の厚さd
32
のうちの一方が他方の2倍以下である。即ち、0.5≦d
22
/d
32
≦2である。
【0022】
第1のゲート誘電体22及び第2のゲート誘電体32のそれぞれがボディ領域12に隣接する。更に、第1のゲート誘電体22は、ソース領域13に隣接し、第2のゲート誘電体32は、ドリフト領域11に隣接する。従って、第1のゲート電極21は、ボディ領域12に隣接するとともにソース領域13とも隣接し、第2のゲート電極31は、ボディ領域12に隣接するとともにドリフト領域11とも隣接する。
【0023】
トランジスタ素子は、n型トランジスタ素子又はp型トランジスタ素子として実施されてよい。トランジスタ素子の型は、ソース領域13のドープ型で決まる。ソース領域13は、n型トランジスタ素子の場合にはnドープされており、p型トランジスタ素子の場合にはpドープされている。ボディ領域12のドープ型はソース領域13のドープ型に対して相補的であるため、ボディ領域12は、n型トランジスタ素子の場合にはpドープされており、p型トランジスタ素子の場合にはnドープされている。ドリフト領域11のドープ型は、ソース領域13のドープ型と同じであり、ボディ領域12のドープ型に対して相補的であるため、ボディ領域12とドリフト領域11との間にpn接合が形成されている。
【0024】
トランジスタ素子は、例えば、IGBTとして又はMOSFETとして実施されてよい。IGBTの場合、ドレイン領域14のドープ型は、ドリフト領域11及びソース領域のドープ型に対して相補的であり、MOSFETの場合、ドレイン領域14のドープ型は、ドリフト領域11及びソース領域13のドープ型と同じである。任意選択で、トランジスタ素子は、ドリフト領域11とドレイン領域14との間に、ドリフト領域11と同じドープ型である電界ストップ領域15を含む。電界ストップ領域15のドープ濃度は、ドリフト領域11のドープ濃度より高く、ドレイン領域14のドープ濃度より低い。
【0025】
更に、トランジスタ素子は、ノーマリオフ素子(エンハンスメント型素子)又はノーマリオン素子(デプレッション型素子)として実施されてよい。ノーマリオフ素子の場合、ボディ領域12は、ゲート誘電体22、32に隣接する。ノーマリオフ素子は、ボディ領域12内のゲート誘電体に沿う反転チャネルを制御することにより、オン及びオフの切り替えが可能である。これについて以下で詳しく説明する。ノーマリオン素子の場合、ボディ領域12は、ソース領域13及びドリフト領域11と同じドープ型であり、ゲート誘電体22、32に隣接するチャネル領域17(図1では破線で示されている)を含む。ノーマリオン素子は、チャネル領域17を空乏化するか又は空乏化しないことにより、オン及びオフの切り替えが可能である。これについても以下で詳しく説明する。
【0026】
例えば、ドリフト領域11のドープ濃度は、1E12cm
−3
〜1E15cm
−3
、5E12cm
−3
〜1E14cm
−3
、又は7E12cm
−3
〜1E13cm
−3
の範囲から選択され、任意選択の電界ストップ領域15のドープ濃度は、1E15cm
−3
〜1E16cm
−3
の範囲から選択され、ボディ領域12のドープ濃度は、1E16cm
−3
〜5E18cm
−3
の範囲から選択され、ソース領域13のドープ濃度は、1E19cm
−3
より高く、チャネル領域のドープ濃度は、ボディ領域12のドープ濃度と同じ範囲から選択されてよい。MOSFETの場合、ドレイン領域14のドープ濃度は、例えば、1E18cm
−3
より高いか、又は1E19cm
−3
より高い。IGBT(ドレイン領域14はコレクタ領域とも呼ばれてよい)の場合、ドレイン領域14のドープ濃度は、例えば、1E17cm
−3
より高いか、又は1E18cm
−3
より高い。一実施例によれば、ドレイン領域14のドープ濃度は、ドリフト領域11のドープ濃度の少なくとも1E3倍、1E4倍、又は少なくとも1E5倍である。
【0027】
図1に示されたトランジスタセルは、縦型トランジスタセルである。即ち、ソース領域13とドレイン領域14とは、半導体ボディ100の垂直方向に離間されている。半導体ボディ100の「垂直方向」は、半導体ボディ100の第1の表面101に垂直な方向である。第1のゲート電極21及び第2のゲート電極31は、第1の表面101から半導体ボディ100内へと延びる1つのトレンチ内に位置する。これにより、第1のゲート電極21及び第2のゲート電極31は、半導体ボディ100の垂直方向に隣接しており、第1のゲート電極21は、第2のゲート電極31より第1の表面101に近い。しかしながら、本トランジスタ素子駆動方法は、縦型トランジスタ素子において使用されることに限定されず、横型トランジスタ素子においても同様に使用されてよい。横型トランジスタ素子は、ドレイン領域とソース領域とが半導体ボディの水平方向に離間されているトランジスタ素子である。水平方向は、半導体ボディの(主要)表面に平行な方向である。
【0028】
図2Aは、IGBTとして実施されるダブルゲートトランジスタ素子の回路記号を示す。この回路記号は、従来のIGBTの回路記号をベースとしているが、従来のIGBTの回路記号と異なるのは、2つのゲートノード、即ち、第1のゲートノードG1及び第2のゲートノードG2を含む点である。図2Bは、MOSFETとして実施されるダブルゲートトランジスタ素子の回路記号を示す。図2Bに示された回路記号は、従来のMOSFETの回路記号をベースとしているが、従来のMOSFETの回路記号と異なるのは、2つのゲートノード、即ち、第1のゲートノードG1及び第2のゲートノードG2を含む点である。単に説明のためであるが、図2A及び図2Bに示された回路記号は、n型トランジスタ素子を表すように描かれている。
【0029】
一実施例によれば、トランジスタ素子は、図1に示されたタイプの複数のトランジスタセルを含む。図3は、複数のそのようなトランジスタセルを含むトランジスタ素子の一部分の垂直断面図を示す。これらのトランジスタセルは並列に接続されており、この接続は、それぞれの第1のゲート電極21を1つの共通の第1のゲートノードG1に接続し、それぞれの第2のゲート電極31を共通の第2のゲートノードG2に接続し、それぞれのソース領域13を共通のソースノードSに電気的に接続し、それぞれのドレイン領域14を共通のドレインノードDに接続することによって行われている。図3に示された実施形態では、個々のトランジスタセルのドレイン領域は、ドレインノードDに接続された1つの共通ドレイン領域14によって形成されている。更に、個々のトランジスタセルのドリフト領域は、1つの共通ドリフト領域11によって形成されている。
【0030】
一実施例によれば、個々のトランジスタセルのソース領域13及びボディ領域12は、ソースノードSに接続されている。図3を参照すると、ボディ領域12は、ソースノードSに接続された接触領域16を含んでよい。これらの接触領域16は、ボディ領域12と同じドープ型であり、ボディ領域12より高度にドープされており、ソースノードSとボディ領域12との間のオーム接続を提供することが可能である。
【0031】
図1及び図3では、第2のゲート電極31と第2のゲートノードG2との間の接続は、ごく概略的に示されている。図4は、1つのトランジスタセルの斜視断面図を示しており、これは、第2のゲート電極31が第2のゲートノードG2とどのように接続されうるかを図解している。図4に示された実施形態では、第2のゲート電極31の一部分が、半導体ボディ100の第1の表面101まで延びている。これにより、第2のゲート電極31は、第1のゲート電極21と同様に、半導体ボディ100の第1の表面101において接触可能である。第2のゲート電極31が表面101まで延びている領域では、第2のゲート電極31は、追加分離層24によって第1のゲート電極21から絶縁されている。この追加分離層24は、第1のゲート誘電体22、第2のゲート誘電体32、及び分離層23と同じ種類の材料を含んでよい。第1のゲート電極21と第2のゲート電極31との間の最小距離を規定する厚さは、例えば、第1のゲート誘電体22の第1の厚さd
22
、及び第2のゲート誘電体32の第2の厚さd
32
より大きい。
【0032】
上述のダブルゲートトランジスタ素子は、電子スイッチとして使用可能である。図5は、ダブルゲートトランジスタ素子を電子スイッチとして使用する方法の一例を示す回路図を示す。単に説明のためであるが、図5に示された回路図では、ダブルゲートトランジスタ素子は、(図2Aに示されたように)IGBTとして描かれている。図5に示された回路では、トランジスタ素子は、(破線で示された)負荷Zと直列に接続されている。具体的には、ドレインノードDとソースノードSとの間の、トランジスタ素子の内部経路であるドレインソース経路D−Sが負荷Zと直列に接続されている。トランジスタ素子と負荷Zとのこの直列回路は、例えば、第1の電源ノードと第2の電源ノード(グラウンドノード(GND))との間で利用可能な電源電圧V+を受ける。トランジスタ素子は、オン及びオフになることが可能である。トランジスタ素子がオンになると(オン状態にあると)、電流がドレインソース経路D−Sを通り、従って、負荷Zを通って流れることが可能である。トランジスタ素子がオフになると(オフ状態にあると)、トランジスタ素子は、電流がドレインソース経路D−Sを通り、従って、負荷Zを通って流れることを阻止する。トランジスタ素子をオン及びオフすることができる方法の例を以下で説明する。
【0033】
図5を参照すると、ダブルゲートトランジスタ素子は、駆動回路5によって制御(駆動)可能である。この駆動回路5は、入力信号S
IN
を受け取るものであり、第1のゲートノードG1及び第2のゲートノードG2に接続されている。一実施例によれば、駆動信号S
IN
は、異なる2つの信号レベル、即ち、オンレベルとオフレベルとを有し、オンレベルは、トランジスタ素子がオンになることを指示し、オフレベルは、トランジスタ素子がオフになることを指示する。駆動回路5は、入力信号S
IN
に従ってトランジスタ素子を駆動するように構成されている。一実施例によれば、駆動回路5は、トランジスタ素子をオンにするように構成された第1のドライバ段5

(図5では破線で示されている)と、トランジスタ素子をオフにするように構成された第2のドライバ段5

(図5では破線で示されている)とを含む。以下では、これらのドライバ段5

、5

の実施例を、図面を参照して詳述する。
【0034】
上述のダブルゲートトランジスタ素子は、2つの駆動信号、即ち、第1の駆動電圧V
G1S
及び第2の駆動電圧V
G2S
に応じてオンとオフとが切り替わる電圧制御型トランジスタ素子である。図5を参照すると、第1の駆動電圧V
G1S
は、第1のゲートノードG1とソースノードSとの間の電圧であり、第2の駆動電圧V
G2S
は、第2のゲートノードG2とソースノードSとの間の電圧である。これらの電圧のそれぞれは、ボディ領域12内の伝導チャネルを制御する。第1の駆動電圧V
G1S
は、ボディ領域12内の第1のゲート誘電体22に沿う第1の伝導チャネルを制御し、第2の駆動電圧V
G2S
は、ボディ領域12内の第2のゲート誘電体32に沿う第2の伝導チャネルを制御する。これらの伝導チャネルは、電界効果制御型チャネルである。一実施例によれば、これらの伝導チャネルは、ノーマリオフ素子の場合には反転チャネルであり、ノーマリオン素子の場合には蓄積チャネルである。ソース領域13とドリフト領域11との間のボディ領域12内に、第1のゲート誘電体22及び第2のゲート誘電体32に沿って連続的な伝導チャネルが存在する場合、トランジスタ素子はオン状態にある。一実施例によれば、トランジスタ素子がノーマリオフ素子である場合、第1の伝導チャネルと第2の伝導チャネルとが分離層23の領域において一部重なり合って、ソース領域13とドリフト領域11との間のボディ領域12内に連続的な伝導チャネルが存在しうるように、分離層23は十分に薄い。
【0035】
図1、図3、及び図4を参照すると、第1のゲート電極21及び第2のゲート電極31はいずれも、ボディ領域12に隣接するソース領域13からドリフト領域11までトランジスタ素子の電流方向に完全に延びてはいない。「電流方向」は、トランジスタ素子がオン状態にあるときに、トランジスタ素子のソース領域13とドレイン領域14との間を電流が流れることが可能な方向である。図1、図3、及び図4に示された例では、トランジスタ素子の電流方向は、半導体ボディ100の垂直方向である(垂直方向は、第1の表面101に垂直な方向である)。電流方向において、第1のゲート電極21は、ドリフト領域11から離間されており、第2のゲート電極31は、ソース領域13から離間されている。従って、トランジスタ素子は、第1の駆動電圧V
G1S
が第1のゲート誘電体22に沿って第1の伝導チャネルを生成しており、第2の駆動電圧V
G2S
が第2のゲート誘電体32に沿って第2の伝導チャネルを生成している場合のみ、オン状態にある。「伝導チャネルを生成する」ことは、ノーマリオフ素子の場合には反転チャネルを生成することを含んでよく、ノーマリオン素子の場合には、チャネル領域17を空乏化しないことにより伝導チャネルを遮断しないことを含んでよい。結果として、トランジスタ素子は、これらの第1及び第2の伝導チャネルの少なくとも一方が遮断された場合にオフ状態になる。
【0036】
図6は、ダブルゲートトランジスタ素子をオフ状態からオン状態へと駆動する方法の一例を示すタイミング図を示す。図6は、ダブルゲートトランジスタ素子の入力信号S
IN
、第2の駆動電圧V
G2S
、第1の駆動電圧V
G1S
、及びドレインソース電圧V
DS
のタイミング図を示している。上記を参照すると、トランジスタ素子をオンにすることは、ボディ領域12内に、第1のゲート誘電体22に沿って第1の伝導チャネルを生成することと、ボディ領域12内に、第2のゲート誘電体32に沿って第2の伝導チャネルを生成することとを含む。図6に示された方法では、第1の伝導チャネルが生成される前に、第2の伝導チャネルが生成される。第2の伝導チャネルを生成することは、第2の駆動電圧V
G2S
をオフレベルV
OFF2
からオンレベルV
ON2
まで変化させることを含む。単に説明のためであるが、オフレベルV
OFF2
は、図6に示された例では負のレベルであり、オンレベルV
ON2
は正の電圧レベルである。これは、n型ダブルゲートトランジスタ素子に当てはまり、且つノーマリオフ素子及びノーマリオン素子に当てはまり、ノーマリオン素子の場合、オフレベルは、ノーマリオフ素子の場合より大きい負の値が選択される場合がある。オフレベルV
OFF2
は、第2の駆動電圧V
G2S
がオフレベルV
OFF2
であればボディ領域12内の第2の伝導チャネルが安全に遮断されるようなレベルであり、オンレベルV
ON2
は、第2の駆動電圧V
G2S
がオンレベルV
ON2
であればボディ領域12内に第2の伝導チャネルが存在するようなレベルである。
【0037】
図6では、V
TH2
は、第2の駆動電圧V
G2S
に関する閾値電圧を表す。第2の駆動電圧V
G2S
が、オフレベルV
OFF2
とオンレベルV
ON2
との間にある閾値V
TH2
に達すると、第2の伝導チャネルが伝導し始める。図6に示されるように、第2の駆動電圧V
G2S
を閾値V
TH2
より高いレベルまで上昇させることにより、第2の伝導チャネルの伝導性を高め、従って、オン状態にあるトランジスタ素子のオン抵抗を減らすことが可能である。トランジスタ素子の「オン抵抗」は、オン状態にあるトランジスタ素子のドレインノードDとソースノードSとの間の電気抵抗である。図6では、閾値V
TH2
は正であるように描かれている。これは、n型のノーマリオフ型に当てはまり、一例に過ぎない。例えば、n型のノーマリオン素子の場合、閾値V
TH2
はゼロ又は負である。
【0038】
図6を参照すると、第2の伝導チャネルを生成することは、第2の駆動電圧V
G2S
の電圧レベルをオフレベルV
OFF2
からオンレベルV
ON2
まで急速に上昇させることを含んでよい。これは、第2の駆動電圧V
G2S
が第1の時刻t1でオフレベルV
OFF2
からオンレベルV
ON2
まで跳ね上がることで概略的に示されている。例えば、t1は、入力信号S
IN
の信号レベルがオフレベルからオンレベルまで変化する時刻である。単に説明のためであるが、図6では、入力信号S
IN
のオフレベルはローレベルであるように描かれ、オンレベルはハイレベルであるように描かれている。図6に示された第2の駆動電圧V
G2S
の曲線は、理想的な曲線であり、これは説明用である。実際の回路では、第2の駆動電圧V
G2S
は、遅延があり、且つ上昇がそれほど急速ではない可能性がある。それでも、第2の駆動電圧V
G2S
は、可能な限り急速に上昇させてよく、そのような上昇を抑える必要はない。この理由は次のとおりである。従来型のトランジスタ素子の場合、ゲートソース電圧の急速な上昇はクリティカルであり、それは、そのような急速な上昇がドレインソース電圧の急速な変化と、トランジスタ素子を通る電流の急速な変化とをそれぞれ引き起こす可能性があるためである。そのような急速な変化は、好ましくない電磁妨害(EMI)を引き起こす可能性がある。図1、図3、及び図4に示されたトランジスタ素子は、第2の伝導チャネルが生成された後もオフ状態のままである。従って、第2の伝導チャネルを生成することは、トランジスタ素子のドレインソース電圧、又はトランジスタ素子を通る電流に影響しない。従って、第2の伝導チャネルを生成するために第2の駆動電圧V
G2S
を急速に上昇させることは、EMIに関してクリティカルではない。
【0039】
図5に示されたタイプの回路では、トランジスタ素子がオフ状態にあるとき、ドレインソース電圧V
DS
は電源電圧V+にほぼ等しい。図6を参照すると、ドレインソース電圧V
DS
は、第2の駆動電圧V
G2S
がオンレベルV
ON2
に達した後も電源電圧V+のレベルにとどまる。これは、第2の伝導チャネルが生成された後もトランジスタ素子がオフ状態にとどまることを示す。
【0040】
ボディ領域12内に第1の伝導チャネルを生成することは、第1の駆動電圧V
G1S
の電圧レベルをオフレベルV
OFF1
からオンレベルV
ON1
まで変化させることを含む。オフレベルV
OFF1
は、第1の伝導チャネルがボディ領域12内に生成されることを阻止するレベルであり、オンレベルV
ON1
は、第1の伝導チャネルをボディ領域12内に生成するレベルである。一実施例によれば、第1の駆動電圧V
G1S
のオンレベルV
ON1
は、第2の駆動電圧V
G2S
のオンレベルV
ON2
と等しい。即ち、V
ON1
=V
ON2
である。一実施例によれば、これらの電圧レベルは、5V〜15Vの範囲で選択される。一実施例によれば、第1の駆動電圧V
G1S
のオフレベルV
OFF1
(以下、第1のオフレベルと称する)は、第2の駆動電圧のオフレベルV
OFF2
(以下、第2のオフレベルと称する)と異なる。一実施例によれば、トランジスタ素子はノーマリオフ素子であり、第1のオフレベルV
OFF1
はほぼゼロであり、第2のオフレベルV
OFF2
は負である。別の実施例によれば、トランジスタ素子はノーマリオン素子であり、第1のオフレベルV
OFF1
も負である。一実施例によれば、第2のオフレベルV
OFF2
は、0V〜−15Vの範囲で選択され、特に−1V〜−10Vの範囲で選択される。
【0041】
図6では、V
TH1
は、第1の駆動電圧V
G1S
に関する閾値電圧を表す。第1の駆動電圧V
G1S
が閾値V
TH1
(以下、第1の閾値V
TH1
と称する)のレベルに達すると、ボディ領域12内に第1の伝導チャネルが生成される。図6では、t2は、第1の駆動電圧V
G1S
が第1の閾値V
TH1
に達する時刻を表す。第1の駆動電圧V
G1S
が第1の閾値V
TH1
に達する前に第2の伝導チャネルが生成されているため、t2は、ダブルゲートトランジスタ素子が伝導し始める(オンになり始める)時刻である。従って、時刻t2から、ドレインソース電圧V
DS
は低下し始め、負荷経路電圧V

(これは、電源電圧V+からドレインソース電圧V
DS
を差し引いて与えられる)は上昇し始める。ただし、負荷経路電圧V

は図6に示されていない。
【0042】
ダブルゲートトランジスタ素子では、ドレインソース電圧V
DS
の低下速度及びトランジスタ素子を通る電流I
DS
(図5を参照)の増加速度は、第1の駆動電圧V
G1S
が第1の閾値V
TH1
に達した後の第1の駆動電圧V
G1S
の上昇によってほぼ決定される。第1の駆動電圧V
G1S
が速く上昇するほど、ドレインソース電圧V
DS
が速く低下し、ドレインソース電流I
DS
が速く増加する。従って、ドレインソース電圧V
DS
及びドレインソース電流I
DS
の過渡勾配は、第1のゲートソース電圧V
G1S
の上昇を制御することにより制御可能である。
【0043】
従来の電界効果制御型トランジスタ素子と異なり、ダブルゲートトランジスタ素子は、上述の駆動方式に従って駆動された場合、ミラー効果をほとんど示さない。ミラー効果によると、従来型のトランジスタ素子では、ゲートソース電圧が閾値電圧に達した後、ゲートソース電圧の上昇が遅れる。これは、従来の電界効果制御型トランジスタ素子のゲート電極とドレインノードとの間に寄生ゲートドレイン容量が存在するためである。ダブルゲートトランジスタ素子では、対応する寄生容量が第2のゲート電極31とドレインノードDとの間に存在する。この寄生容量は、第2のゲートノードG2を介した急速充放電が可能である。これについて後に詳述する。第2のゲート電極31は、第1のゲート電極21とドレイン領域14との間に寄生容量が存在するとしても、それが非常に小さくなるように、第1のゲート電極21をドレイン領域に対して遮蔽している。従って、第1のゲート誘電体22に沿う第1の伝導チャネルを生成(制御)することに伴うミラー効果がほとんど存在しない。従って、第1のゲートノードG1を介して第1のゲート電極21に供給される電荷は、ボディ領域12内の第1の伝導チャネルの生成に寄与するのみであり、ゲートドレイン容量のような寄生容量の充放電には使用されない。このため、第1のゲート電極の充放電の精密な制御が可能であり、従って、ダブルゲートトランジスタのオン及びオフ動作の精密な制御が可能である。
【0044】
図6に示された例では、第1の駆動電圧V
G1S
と第2の駆動電圧V
G2S
とは、ほぼ時刻t1から始まる。図7に示される別の例では、第2の駆動電圧V
G2S
が上昇し始める時刻と、第1の駆動電圧V
G1S
が上昇し始める時刻との間に遅延時間Δt1が存在する。例えば、第2の駆動電圧V
G2S
が上昇し始める時刻t1−Δt1は、入力信号がオフレベルからオンレベルまで変化する時刻である。図6に関して行われた別の説明は、図7に示された例にも同様に当てはまる。
【0045】
上述の説明を参照すると、第2のゲート電極31は、ボディ領域12に隣接し、第2のゲート誘電体32によってボディ領域12から離隔され、且つボディ領域12内の第2の伝導チャネルを制御するように構成される。第2のゲート電極31は、ドリフト領域11内へと延びてよい。この場合、第2のゲート電極31は、誘電体層33によってドリフト領域11から誘電的に絶縁される。この誘電体層33の厚さは、第2のゲート電極31とドリフト領域11との間の最小距離を規定するものであり、第2のゲート誘電体の第2の厚さd
32
と一致してよく、又は第2の厚さd
32
より大きくてよい。即ち、d
33
≧d
32
であり、d
33
は別の誘電体層33の厚さを表す。図1のo
31
は、第2のゲート電極31とボディ領域12との間のオーバラップを表す。このオーバラップo
31
は、第2のゲート電極31のうち、ボディ領域12に隣接する部分の電流方向の長さを規定する。トランジスタ素子がオフ状態にあり、ドレインノードDとソースノードSとの間に電圧が印加されると、ドリフト領域11とボディ領域12との間のpn接合からドリフト領域11及びボディ領域12に空間電荷領域(空乏領域)が広がる。一実施例によれば、ボディ領域12内の空間電荷領域が第2のゲート電極31を越えて延びないように、ボディ領域12のドープ濃度とオーバラップo
31
とが設計されている。即ち、空間電荷領域は、第1の表面101の方向では、第2のゲート電極31より先まで延びない。この場合、トランジスタ素子は、第1の駆動電圧V
G1S
と無関係に、第2のゲート電極31を適切に駆動することによってオフにすることが可能である。例えば、オーバラップo
31
は、0.5μm〜5μmの範囲で選択され、特に1μm〜3μmの範囲で選択される。
【0046】
図6及び図7に示された例では、第1の駆動電圧V
G1S
は、時刻t1からほぼ直線的に上昇するように生成される。しかしながら、これは一例に過ぎない。図8に示される別の実施例によれば、第1の駆動電圧V
G1S
は、非直線的に上昇するように生成される。例えば、第1の駆動電圧V
G1S
のレベルがオンレベルV
ON1
に近づくにつれて減速するように上昇する。
【0047】
図9に示される更に別の実施例によれば、第1の駆動電圧V
G1S
の上昇は、2つのほぼ直線的な部分を有し、それらは、t1からの第1の部分と、第1の部分の後の第2の部分とである。一実施例によれば、第1の部分の上昇は、第2の部分より低速である。
【0048】
図10は、ダブルゲートトランジスタ素子をオンにするように構成された第1のドライバ段5

の一実施例を示す。この第1のドライバ段5

は、第1のゲートノードG1を駆動する(第1のゲートノードG1において第1の駆動電圧V
G1S
を生成する)ように構成された第1のドライバ51

と、第2のゲートノードG2を駆動する(第2のゲートノードG2において第2の駆動電圧V
G2S
を生成する)ように構成された第2のドライバ52

とを含む。制御回路53

が、入力信号S
IN
を受け取り、入力信号S
IN
に基づいて、第1のドライバ51

及び第2のドライバ52

の動作を制御する。図10に示された例では、第2のドライバ52

は、第2のゲートノードG2と、第2のオンレベルV
ON2
を有する電圧が利用可能な電源ノードとの間に結合されたスイッチ521

を含む。この電圧は、ソースノードSを基準とする。第1のドライバ51

は、スイッチ511

と、スイッチ511

と直列に接続された電流源512

とを含む。スイッチ511

と電流源512

との直列回路は、第1のゲートノードG1と、第1のオンレベルV
ON1
を有する電圧が利用可能な電源ノードとの間に接続されている。この電圧もソースノードSを基準とする。
【0049】
図10に示された第1のドライバ段5

は、図6及び図7に示されたタイミング図に従ってダブルゲートトランジスタ素子を駆動するように構成されている。トランジスタ素子をオンにする場合、入力信号S
IN
に基づく制御回路53

が第2のドライバ52

のスイッチ521

と、第1のドライバ51

のスイッチ511

とを閉じる。第2のドライバ52

のスイッチ521

が閉じると、(図6及び図7に示されるように、それぞれ時刻t1及びt1−Δt1において)第2の駆動電圧V
G2S
が第2のオンレベルV
ON2
まで急速に上昇する。第1のドライバ51

のスイッチ511

が閉じると、(図6及び図7に示されるように、それぞれ時刻t1において)第1の駆動電圧V
G1S
がほぼ直線的に上昇し、上昇の速度は、電流源512

によって与えられる電流I512

の電流レベルによって決まる。
【0050】
一実施例によれば、制御回路53

は、トランジスタ素子をオンにすることが必要であることを入力信号S
IN
が示した時点で、スイッチ511

、521

を同時に閉じるように構成されている。この場合、トランジスタ素子は、図6に示されたタイミング図に従ってオンになる。別の実施例によれば、制御回路53

は、最初に第2のドライバ52

のスイッチ521

をオンにし、その後に第1のドライバ51

のスイッチ511

をオンにするように構成される。この場合、トランジスタ素子は、図7に示されたタイミング図に従ってオンになる。
【0051】
第1のドライバ51

及び第2のドライバ52

は、それぞれ異なる目的のために最適化されてよい。一実施例によれば、第2のドライバ52

は、第2のゲートノードG2を介して第2のゲート電極31を急速充電することに最適化されている。このために、第2のドライバ52

は、第2のゲートノードG2に大電流を投入するように構成されてよい。第1のドライバ51

は、所定の方式で第1のゲートノードG1を介して第1のゲート電極21を充電するように構成されてよい。このために、図10に示されたように、第1のドライバ51

は、所定の電流レベルの駆動電流を供給してよい。一実施例によれば、この電流レベルは、第2のドライバ52

によって供給される最大駆動電流の電流レベルより低い。一実施例によれば、第1及び第2のドライバ51

、52

によって供給される電流は、それぞれの駆動電圧V
G1S
、V
G2S
が所定の電圧レベルに達するとゼロになる。これは、図6及び図7では、駆動電圧V
G1S
、V
G2S
がそれぞれ第1のオンレベルV
ON1
及び第2のオンレベルV
ON2
に達すると、さらに上昇しないことにおいて示されている。
【0052】
図11は、第1のドライバ段5

の別の実施例を示す。この第1のドライバ段5

は、図10に示された第1のドライバ段5

をベースにしており、図10に示されたドライバ段5

と異なるのは、第1のドライバ51

が電流源512

の代わりに抵抗513

を含むことである。この第1のドライバ段5

を使用すると、図8に示されたような第1の駆動電圧V
G1S
の動作を実現することが可能である。制御回路53

は、図10を参照して説明された制御回路53

と同様に、同時に又は時間遅延Δt1で第2のドライバ52

のスイッチ521

、及び第1のドライバ51

のスイッチ511

をオンにすることが可能である。
【0053】
図12は、第1のドライバ段5

の別の実施例を示す。このドライバ段5

は、図10に示されたドライバ段5

をベースにしており、図10に示された第1のドライバ段5

と異なるのは、第1のドライバ51

が、オン及びオフスイッチの代わりにクロスオーバスイッチ514

を含み、1つのみの電流源512

の代わりに2つの電流源515

、516

を含む点である。クロスオーバスイッチ514

は、制御回路53

によって制御され、異なる3つのスイッチング位置を有することが可能であり、第1の位置では、クロスオーバスイッチ514

は、第1の電流源515

を電源ノードと第1のゲートノードG1との間に接続し、第2の位置では、クロスオーバスイッチ514

は、第2の電流源516

を電源ノードと第1のゲートノードG1との間に接続し、第3の位置では、電流源515

、516

のいずれも電源ノードと第1のゲートノードG1との間に接続されない。
【0054】
図12に示された第1のドライバ段5

を使用すると、図9に示されたような第1の駆動電圧V
G1S
の動作を実現することが可能である。トランジスタ素子がオフ状態にある場合、クロスオーバスイッチ514

は、電流源515

、516

のいずれも、第1のゲートノードG1と結合させない。トランジスタ素子がオンにされる場合、第1の駆動電圧V
G1S
の第1の上昇を実現するために、クロスオーバスイッチ514

は、制御回路53

に制御されて、時刻t1において第1の電流源515

を第1のゲートノードG1に接続する。遅延時間後、第1の駆動電圧V
G1S
の第2の上昇を実現するために、クロスオーバスイッチ514

は、電流源516

を第1のゲートノードG1に接続することに切り替わる。図9に示されたタイミング図を実現するために、第2の電流源516

によって供給される電流は、第1の電流源515

によって供給される電流より大電流であってよい。
【0055】
クロスオーバスイッチ514

を設ける代わりに、電流源515

、516

のそれぞれに直列にそれぞれのスイッチ(図示せず)を接続してよい。これらのスイッチは、制御回路53

によって制御されてよい。この実施例では、第1の駆動電圧V
G1S
の低速の上昇は、一方のスイッチのみをオンにすることによって実現可能であり、高速の上昇は、両方のスイッチをオンにすることによって実現可能である。
【0056】
図13は、ダブルゲートトランジスタ素子をオン状態からオフ状態に切り替える方法の一実施例のタイミング図を示す。具体的には、図13は、入力信号S
IN
、第1の駆動電圧V
G1S
、第2の駆動電圧V
G2S
、及びドレインソース電圧V
DS
のタイミング図を示している。
【0057】
上述の説明を参照すると、トランジスタ素子は、第1のゲート誘電体22に沿って第1の伝導チャネルが存在し、第2のゲート誘電体32に沿って第2の伝導チャネルが存在するときに、オン状態にある。トランジスタ素子をオフにすることは、第2の伝導チャネルを遮断する前に第1の伝導チャネルを遮断することを含む。第1の伝導チャネルを遮断することは、第1の駆動電圧V
G1S
を第1のオンレベルV
ON1
から第1のオフレベルV
OFF1
まで低下させることを含む。図13に示された例では、トランジスタ素子をオフにする処理手順は、時刻t3から始まり、ここから第1の駆動電圧V
G1S
が低下し始める。一実施例によれば、この時刻t3は、入力信号S
IN
によって規定されるものであり、入力信号S
IN
の信号レベルがオンレベルからオフレベルに変化する時刻であってよい(ただし、図13に示された信号図では、説明のために、駆動回路5内の伝搬遅延が無視されている)。
【0058】
第1の駆動電圧V
G1S
が低下するにつれて、ドレインソース電圧V
DS
は上昇する。第1の駆動電圧V
G1S
が低下し始める時刻t3と、ドレインソース電圧V
DS
が上昇し始める時刻との間には、時間遅延がある可能性がある。しかしながら、そのような遅延は、第1のゲート電極21から過剰な電荷が放出されることに起因しうるものであり、図13に示されていない。第1の伝導チャネルが遮断され、ドレインソース電圧V
DS
がその最大値に達するのは、第1の駆動電圧V
G1S
が第1の閾値V
TH1
を下回ってからであり、これは、図13の時刻t4において示されている。第1の駆動電圧V
G1S
が第1の閾値V
TH1
を下回る時刻t4と、ドレインソース電圧V
DS
がその最大値に達する時刻との間には、時間遅延が存在する可能性がある。しかしながら、そのような時間遅延は、図13に示されていない。その後の時刻t5において、第1の駆動電圧V
G1S
は、第1のオフレベルV
OFF1
に達する。図13に示された例では、第1の駆動電圧V
G1S
は、ほぼ直線的に低下する。しかしながら、これは一例に過ぎない。図15に示された別の実施例によれば、第1の駆動電圧V
G1S
は、非直線的に低下する。具体的には、第1の駆動電圧V
G1S
は、第1のオフレベルV
OFF1
に近づくにつれて、低下速度が遅くなってよい。図16に示された別の実施例によれば、第1の駆動電圧V
G1S
は、時間的に連続する2つの非直線部分において低下する。
【0059】
第2の伝導チャネルを遮断することは、第2の駆動電圧V
G2S
を第2のオンレベルV
ON2
から第2のオフレベルV
OFF2
まで低下させることを含む。図13に示された例では、この低下は時刻t5から始まり、時刻t5は、第1の駆動電圧V
G1S
が第1のオフレベルV
OFF1
に達する時刻である。図14に示される別の実施例によれば、第1の駆動電圧V
G1S
が第1のオフレベルV
OFF1
に達する時刻t5と、第2の駆動電圧V
G2S
が低下し始める時刻との間には、遅延時間Δt5が存在する可能性がある。
【0060】
なお、図13及び図14を参照して説明されたようにトランジスタ素子をオフにすることは、第1の伝導チャネル及び第2の伝導チャネルの両方を遮断することを含むが、トランジスタ素子は、第1の伝導チャネルが遮断される時刻t4において既にオフになっている(導通していない)ことに注意されたい。前述されたオンにする処理手順の場合と同様に、ドレインソース電圧V
DS
の電圧レベルが変化する速度は、第1の駆動電圧V
G1S
の電圧レベルが変化する速度によって制御される。第1の駆動電圧V
G1S
を変化させること、即ち、第1のゲート電極21を放電させることは、有意な寄生容量の充放電とは関連しないため、トランジスタ素子をオフにすることに伴うミラー効果は、存在するとしても弱い。
【0061】
図17は、トランジスタ素子をオフにするように構成された第2のドライバ段5

の一実施例を示す。この第2のドライバ段5

は、第1のゲートノードG1を駆動するように構成された第1のドライバ51

と、第2のゲートノードG2を駆動するように構成された第2のドライバ52

とを含む。この例では、第2のドライバ52

は、第2のゲートノードG2と、第2のオフレベルV
OFF2
を有する電圧が利用可能な電源ノードとの間に接続されたスイッチ521

を含む。第1のドライバ51

は、スイッチ511

と電流源512

との直流回路を含み、スイッチ511

と電流源512

とのこの直流回路は、第1のゲートノードG1と、第1のオフレベルV
OFF1
を有する電源電圧が利用可能な電源ノードとの間に接続されている。一実施例によれば、第1のオフレベルV
OFF1
はゼロである。この場合、電源ノードはソースノードSに等しい。これは、図17において破線で示されている。
【0062】
第1のドライバ51

及び第2のドライバ52

は、それぞれ異なる目的のために最適化されてよい。一実施例によれば、第2のドライバ52

は、第2のゲートノードG2を介して第2のゲート電極31を急速放電させることに最適化されている。このために、第2のドライバ52

は、第2のゲートノードG2から大電流を引き出すように構成されてよい。第1のドライバ51

は、所定の方式で第1のゲートノードG1を介して第1のゲート電極21を放電させるように構成されてよい。このために、図17に示されたように、第1のドライバ51

は、所定の電流レベルの駆動電流を第1のゲートノードG1から引き出してよい。一実施例によれば、この電流レベルは、第2のドライバ52

によって引き出される最大駆動電流の電流レベルより低い。一実施例によれば、第1及び第2のドライバ51

、52

によって供給される電流は、それぞれの駆動電圧V
G1S
、V
G2S
が所定の電圧レベルに達するとゼロになる。これは、図13及び図14では、駆動電圧V
G1S
、V
G2S
がそれぞれ第1のオフレベルV
OFF1
及び第2のオフレベルV
OFF2
に達すると、さらに低下しないことにおいて示されている。
【0063】
図17に示された第2のドライバ段5

は、図13又は図14に示されたタイミング図に従ってトランジスタ素子をオフにするように構成されている。トランジスタ素子をオフにすることが必要であることを入力信号S
IN
が示すと、第1の駆動電圧V
G1S
を第1のオフレベルV
OFF1
まで低下させるために、制御回路53

が第1のドライバ51

のスイッチ511

をオンにする。図17に示された第1のドライバ51

では、第1の駆動電圧V
G1S
がほぼ直線的に低下するように、電流源512

が第1のゲート電極21の放電を引き起こす。第1の伝導チャネルが遮断された後、第2の駆動電圧V
G2S
を第2のオフレベルV
OFF2
まで低下させるために、制御回路53

は第2のドライバ52

のスイッチ521

をオンにする。制御回路53

は、第1の駆動電圧V
G1S
が第1のオフレベルV
OFF1
に達した時点でスイッチ521

を閉じるように構成されてよい。この場合、トランジスタ素子は、図13に示されたタイミング図に従ってオフになる。制御回路53

は、遅延時間Δt5後にスイッチ521

を閉じるように構成されてもよい。この場合、トランジスタ素子は、図14に示されたタイミング図に従ってオフになる。両例において、制御回路53

は、第1の駆動電圧V
G1S
の電圧レベルを検出し、第1の駆動電圧V
G1S
が所定の閾値、例えば、第1のオフレベルV
OFF1
に達したことを検出した時点で、又は検出してから特定の遅延時間Δt5が経過した時点で、第2のゲート電極31の放電を開始するように構成されてよい。
【0064】
別の実施例によれば、制御回路53

は、所定の時間スキームに従って第1及び第2のゲート電極21、31を放電させる。即ち、スイッチ511

、521

を駆動する。例えば、制御回路53

は、ある時刻にスイッチ511

を閉じることによって第1のゲート電極21を放電させ始め、その後、一定期間が経過してから、スイッチ521

を閉じることによって第2のゲート電極31を放電させ始める。この期間は、第1の電極21の放電開始時点では第2のチャネルが遮断されているように選択される。
【0065】
図18は、第2のドライバ段5

の別の実施例を示す。この第2のドライバ段5

は、図17に示された第2のドライバ段5

をベースにしており、図17に示された第2のドライバ段5

と異なるのは、第1のドライバ51

が電流源512

の代わりに抵抗517

を含むことである。この第2のドライバ段5

を使用すると、図15に示されたような第1の駆動電圧V
G1S
の低下を実現することが可能である。
【0066】
図19は、第2のドライバ段5

の別の実施例を示す。この第2のドライバ段5

は、図17に示された第2のドライバ段5

をベースにしており、図17に示された第2のドライバ段5

と異なるのは、第1のドライバ51

が、それぞれのスイッチ513

、514

、及びそれぞれの抵抗515

、516

をそれぞれが含む2つの直列回路を含む点である。両スイッチ513

、514

は、制御回路53

によって制御される。スイッチ513

及び抵抗515

を有する第1の直列回路は、第1のゲートノードG1と、中間電圧V
INT
が利用可能な電源ノードとの間に接続されている。この中間電圧V
INT
のレベルは、第1のオンレベルV
ON1
と第1のオフレベルV
OFF1
との間にある。スイッチ514

及び抵抗516

を有する第2の直列回路は、第1のゲートノードG1と、第1のオフレベルV
OFF1
の電圧が利用可能な電源ノードとの間に接続されている。この第2のドライバ段5

では、制御回路53

は、トランジスタ素子をオフにすることが必要であることを入力信号S
IN
が示した時点で、第1の直列回路のスイッチ513

をオンにするように構成されている。これにより、第1の駆動電圧V
G1S
は、中間レベルV
INT
まで低下する。その後、制御回路53

は、スイッチ513

をオフにし、第2の直列回路のスイッチ514

をオンにする。これにより、第1の駆動電圧V
G1S
の電圧レベルは、第1のオフレベルV
OFF1
まで低下する。これは、図16に示されたタイミング図のとおりである。
【0067】
別の実施例(図示せず)によれば、第1のドライバ51

は、第1の直列回路において抵抗515

の代わりに第1の電流源を含み、第2の直列回路において抵抗516

の代わりに第2の電流源を含む。この場合、第1の駆動電圧V
G1S
は、第1のオンレベルV
ON1
と中間レベルV
INT
との間、及び中間レベルV
INT
と第1のオフレベルV
OFF1
との間でほぼ直線的に低下する。
【0068】
別の実施例(図示せず)によれば、第1のドライバ51

は、異なる2つの電流レベルを供給するように構成された回路を含む。例えば、この回路は、2つの電流源、又は調節可能な電流源を含んでよい。これらの電流源を活性化及び不活性化するタイミングを適切に設定することにより、第1のゲート電極21を所定の方式で放電させることが可能である。
【0069】
上述の例では、第1のドライバ段5

及び第2のドライバ段5

の第2のドライバ52

、52

は、それぞれ第2のゲートノードG2に接続されたスイッチ521

、521

を含むのみのように描かれている。しかしながら、これは一例に過ぎない。第2のドライバ52

、52

は、電流源及び/又は抵抗を更に含んでよい。それでも、第2のドライバ52

、52

は、それぞれ第1のドライバ51

、51

が第1のゲート電極21を充放電させるよりも高速に第2のゲート電極31を充放電させるように設計されている。例えば、「より高速」は、充放電過程における第1の駆動電圧V
G1S
の時間微分dV
G1S
/dtの最大絶対値が、充放電過程における第2の駆動電圧V
G2S
の時間微分dV
G2S
/dtの最大絶対値より小さいことを意味する。別の例によれば、「より高速」は、第1のゲート電極21の平均充放電電流が、第2のゲート電極31の平均充放電電流より小さいことを意味する。
【0070】
図20は、別の実施例による駆動回路5を示す。この駆動回路は、第1のドライバ段5

及び第2のドライバ段5

に加えて、検出回路6を含む。第1のドライバ段5

及び第2のドライバ段5

は、前述の実施例のいずれかに従って実施されてよい。検出回路6は、第2のゲートノードG2に接続されており、第1の伝導チャネルが生成又は遮断されたときにこれを検出するように構成されている。即ち、検出回路6は、第1の駆動電圧V
G1S
が第1の閾値V
TH1
を上回るか又は下回ったときにこれを検出するように構成されている。一実施例によれば、検出回路6は、第1の伝導チャネルが生成又は遮断されたときに、これを示すステータス信号S
STATUS
を出力する。例えば、トランジスタ素子がオフになり、検出回路6が、第1の伝導チャネルが遮断されたことを検出した場合、第1の伝導チャネルが遮断されたことをステータス信号S
STATUS
が示すと直ちに、第2のドライバ段5

の制御回路53

は、ステータス信号S
STATUS
に基づいて、第2の伝導チャネルを遮断するように第2のドライバ52

を制御することが可能である。
【0071】
図21は、第2の伝導チャネルが生成された後、第1の伝導チャネルが生成されたときにこれを検出するように構成された検出回路6の一実施例を示す。この検出回路6は、制御回路7によって活性化及び不活性化されてよい。制御回路7は、入力信号S
IN
を受け取り、第1のドライバ段5

の第2のドライバ52

を活性化又は不活性化するように更に構成されている。第2のドライバ52

を不活性化することは、第2のゲートノードG2を電源ノードから切り離すことを含んでよい。これについて以下で図22を参照して説明する。
【0072】
図22は、入力信号S
IN
、第2のドライバ52

のスイッチ521

(例えば、図10〜図12を参照)の駆動信号S521

、第2の駆動電圧V
G2S
、及び検出回路6のイネーブル信号S62(これは活性化信号と称されてもよい)のタイミング図を示す。駆動信号S521

は、第2のドライバ52

を活性化又は不活性化し、第2のドライバ52

は、駆動信号S521

がスイッチ521

をオンにした場合には活性であり、駆動信号S521

がスイッチ521

をオフにした場合には不活性である。単に説明のためであるが、第2のドライバ52

を活性化する駆動信号S521

の信号レベルは、図22ではハイレベルとして描かれている。同様に、イネーブル信号S62は、検出回路を有効化又は無効化(活性化又は不活性化)する。単に説明のためであるが、検出回路を活性化するイネーブル信号S62の信号レベルは、図22ではハイレベルとして描かれている。第1のドライバ段の第2のドライバ51

は、制御回路7から第1のドライバ段5

に与えられる第1の制御信号S7

に基づいて活性化/不活性化される。
【0073】
図22に示された信号図を参照すると、制御回路7は、入力信号S
IN
がオフレベルからオンレベルに変化することにより、トランジスタ素子をオンにすることが必要であることを示した場合、第1のドライバ段5

の第2のドライバ52

を、活性化期間T521の間、活性化するように構成されている。一実施例によれば、期間T521の継続時間は、第2の駆動信号V
G2S
が第2のオンレベルV
ON2
に達するのに十分な長さ、即ち、第2の伝導チャネルが生成されるのに十分な長さ、且つこの期間T521の最後の時点でトランジスタ素子が依然としてオフ状態にあるのに十分な短さ(即ち、第1の伝導チャネルが遮断されるのに十分な短さ)であるように選択される。活性化期間後、制御回路7は、第1のドライバ段5

の第2のドライバ52

を不活性化し、検出回路6を活性化する。
【0074】
図21を参照すると、検出回路6は、第2の駆動電圧V
G2S
を、第2のオンレベルV
ON2
にとどまるようにレギュレートするように構成された電圧レギュレータ61を含んでよい。このために、電圧レギュレータは、第2の駆動電圧V
G2S
(又は第2の駆動電圧V
G2S
を示す信号)と、第2のオンレベルV
ON2
を有する電圧とを受け取る。検出回路6は、イネーブル信号S62によって活性化/不活性化されてよい。検出回路6を活性化/不活性化することは、電圧レギュレータ61の出力と第2のゲートノードG2との間に結合されてイネーブル信号S62によって駆動されるスイッチ62を閉じる/開くことを含んでよい。しかしながら、電圧レギュレータ61の出力と第2のゲートノードとの間にスイッチを設けることは、イネーブル信号S62によってスイッチ62を活性化/不活性化するための幾つかの可能な手段のうちの1つに過ぎず、他の手段も同様に使用されてよいことに注意されたい。
【0075】
更に、電圧レギュレータと第2のゲートノードG2との間に電流測定及びフィルタ回路63が接続されている。電流測定及びフィルタ回路63は、電圧レギュレータ61と第2のゲートノードG2との間を流れる電流を測定して電流測定信号を生成することと、この電流測定信号をフィルタリングすることとを行うように構成されている。電流測定及びフィルタ回路63の出力信号S63は、フィルタリングされた電流測定信号を表す。例えば、電流測定信号をフィルタリングすることは、電流測定信号を積分すること又は電流測定信号を微分することを含む。電流測定信号を積分することにより、第2のゲート電極31に蓄積された電荷の変化を監視することが可能であり、電流測定信号を微分することにより、第2のゲート電極31に流入又は流出する電流の急速な増減を監視することが可能である。しかしながら、積分又は微分は、電流測定信号のフィルタリング方法の2つの例に過ぎず、他のフィルタリング方法も同様に使用されてよい。
【0076】
一実施例によれば、電流測定及びフィルタ回路63は、イネーブル信号S62が検出回路6を無効化してから、イネーブル信号S62が検出回路6を再度活性化する間に、イネーブル信号S62を受け取り、リセットされる。これにより、電流測定及びフィルタ回路63の出力信号S63は、検出回路6が有効化(活性化)された時点から始まる期間にフィルタリングされた電流を表す。この場合、電流測定信号をフィルタリングすることが電流測定信号を積分することを含むのであれば、出力信号S63は、検出回路6が有効化された後、即ち、第1のドライバ段5

の第2のドライバ52

によって第2のゲート電極が既にオンレベルV
ON2
まで充電された後の期間に、電圧レギュレータ61から第2のゲートノードG2に供給された(又は電圧レギュレータ61が第2のゲートノードG2から受け取った)電荷の量を表す。
【0077】
評価回路64が、電流測定及びフィルタ回路63の出力信号S63を受け取り、その出力信号に基づいてステータス信号S
STATUS
を生成する。一実施例によれば、評価回路64は、出力信号S63と閾値とを比較した結果に基づいてステータス信号を生成する。一実施例によれば、評価回路64は、(フィルタリングされた電流測定信号を表す)出力信号S63が所定の閾値に達した時点で、第1の伝導チャネルが生成されたことを示す信号レベルのステータス信号S
STATUS
を生成する。
【0078】
電圧レギュレータから第2のゲート電極に供給される電流を測定することが、第1の伝導チャネルが生成されたかどうかを検出することに適することの理由を、以下で図22及び図23を参照して説明する。図23は、ダブルゲートトランジスタ素子の等価回路図を示す。この等価回路図は、ダブルゲートトランジスタ素子の寄生容量及びそれらがどのようにつながっているかを示している。図23を参照すると、ダブルゲートトランジスタ素子は、第1のゲートノードG1とソースノードSとの間の第1の容量C
G1S
と、第1のゲートノードG1と第2のゲートノードG2との間の第2の容量C
G1G2
と、第2のゲートノードG2とドレインノードDとの間の第3の容量C
G2D
と、ドレインノードDとソースノードSとの間の第4の容量C
DS
とを含む。以下では、第1の容量C
G1S
をゲートソース容量とも称し、第2の容量C
G1G2
をゲートゲート容量とも称し、第3の容量C
G2D
をゲートドレイン容量とも称し、第4の容量C
DS
をドレインソース容量とも称する。
【0079】
以下の説明は、期間T521の最後の時点から始まる。上記を参照すると、この期間の最後の時点では、第2の駆動電圧V
G2S
は第2のオンレベルV
ON2
に達しており、トランジスタ素子は依然としてオフ状態にあり(即ち、第1の駆動電圧V
G1S
は第1の閾値電圧V
TH1
を下回っており)、検出回路6は有効化されている。期間T521の最後の時点では、ドレインソース容量C
DS
の両端の電圧は、電源電圧V+と一致していると考えられる(図5を参照)。第1の駆動電圧V
G1S
が第1の閾値電圧V
TH1
に達すると、トランジスタ素子は導通し始める。このとき、ドレインソース容量C
DS
は放電を開始し、トランジスタを通る電流がその最大電流レベルに達した時点で、ドレインノードDの電位が低下し始める。ドレインノードDは、ゲートドレイン容量C
G2D
を介して第2のゲートノードG2と容量結合されているため、ドレインノードDの電位が低下すると、第2のゲートノードG2の電位が(例えば、第2のゲートノードG2がV
ON2
に接続されている、図10〜図12に示された例のように)固定電位に接続されているか、又はレギュレートされていない限り、この第2のゲートノードG2の電位も低下することになる。図21に示された検出回路6では、期間T521後、電圧レギュレータ61は、駆動電圧V
G2S
がほぼV
ON2
のままであるように、第2のゲートノードG2の電位をレギュレートする。このようにレギュレートするために、トランジスタ素子がオンになった後にゲートドレイン容量C
G2D
を放電させることが必要であり、ゲートドレイン容量C
G2D
を放電させるために、電圧レギュレータ61が電流I6を第2のゲートノードG2に流入させることが必要である。
【0080】
これは図24に示されており、図24は、入力信号S
IN
、第2の駆動電圧V
G2S
、第1の駆動信号V
G1S
、電圧レギュレータから第2のゲートノードG2への電流I6、測定及びフィルタ信号S63、及びステータス信号S
STATUS
の信号図を示している。説明のために、電流I6は、第1の駆動電圧V
G1S
が第1の閾値V
TH1
に達した時点で流れ始めるとしている。電流測定及びフィルタ回路63は、電流I6を測定して電流測定信号を生成し、この電流測定信号をフィルタリングする。
【0081】
一実施例によれば、電流測定信号をフィルタリングすることは、電流測定信号を積分することを含むため、測定及びフィルタ信号S63は、ゲートドレイン容量C
G2D
の充電状態の変化を表す。一実施例によれば、測定及びフィルタ信号S63は、電流I6の積分に比例する。第2のゲート電極31に特定の量の電荷が供給された場合、即ち、測定及びフィルタ信号S63が所定の閾値S63
TH
に達し、評価回路64が、測定及びフィルタ信号S63が所定の閾値S63
TH
に達してトランジスタ素子がオンになったことを示すために、ステータス信号S
STATUS
の信号レベルを変化させた(ステータス信号S
STATUS
をアサートした)場合、トランジスタ素子の動作状態が変化したと見なしてよい。
【0082】
一実施例によれば、検出回路6は、トランジスタ素子がオフ状態からオン状態に切り替わったとき(第2の伝導チャネルが生成された後に第1の伝導チャネルが生成されたとき)にこれを検出するように構成されているだけでなく、トランジスタ素子がオン状態からオフ状態に切り替わったとき(第2の伝導チャネルが遮断される前に第1の伝導チャネルが遮断されたとき)にこれを検出してもよい。上記を参照すると、素子がオンになるときには、第1の伝導チャネルが生成された時点で第2のゲート電極31の充電状態が変化する。この充電状態の変化は、測定及びフィルタ回路で監視可能な充電電流に対応している。図13及び図14を参照して説明されたように、最初に第1の伝導チャネルを遮断し、次に第2の伝導チャネルを遮断することによってトランジスタ素子がオフになる場合、第2のゲート電極の充電状態の変化は逆になる。即ち、第2のゲート電極31及び第2のゲートノードG2から、それぞれ電圧レギュレータに電流が流れ、これを測定及びフィルタ回路63で測定することが可能である。一実施例によれば、検出回路6は、トランジスタ素子のオン状態を通して活性化されたままであり、測定及びフィルタ回路の出力信号S63が所定の閾値を下回ったときに、評価回路64は、ステータス信号S
STATUS
を、第1の伝導チャネルが遮断されたことを示す信号レベルに設定する。これは図25に示されており、図25は、オフの間の図24と同じ信号の信号図を示している。
【0083】
別の実施例(図示せず)によれば、測定及びフィルタ回路63は、トランジスタ素子がオンになって測定及びフィルタ信号S63がゼロになることをステータス信号S
STATUS
が示した後にリセットされる。この場合、測定及びフィルタ信号S63は、オフになる間に第2の閾値と比較され、測定及びフィルタ信号S63が第2の閾値を下回ると、ステータス信号S
STATUS
は、トランジスタ素子がオフになったことを示す信号レベルに戻される。
【0084】
一実施例によれば、第1のゲート電極21は、このステータス信号に基づいて駆動される。このために、第1のドライバ段5

及び第2のドライバ段5

の少なくとも一方が、ステータス信号S
STATUS
を受け取る。一実施例によれば、第1のゲート電極21を駆動する時間スキームは、ステータス信号S
STATUS
に依存する。例えば、駆動電流が(図12に示された電流源515

によって規定される)第1の電流レベルから(図12に示された電流源516

によって規定される)第2の電流レベルに変化する、図9に示された駆動スキームに従って第1のゲート電極21が駆動される場合、電流レベルが変化する時刻は、ステータス信号に依存してよい。即ち、第1のゲート電極21は、第1の伝導チャネルが生成されたことをステータス信号S
STATUS
が示すまで第1の電流レベルに基づいて駆動(充電)されてよく、その後、第2の電流レベルに基づいて駆動(充電)されてよい。同様に、トランジスタ素子をオフにする場合、第1のゲート電極は、第1の伝導チャネルが遮断されたことをステータス信号S
STATUS
が示すまで第1の電流レベルに基づいて駆動(充電)されてよく、その後、第2の電流レベルに基づいて駆動(充電)されてよい。なお、第1のゲート電極21を駆動して第1の伝導チャネルを生成する際の第1の電流レベルは、第1のゲート電極21を駆動して第1の伝導チャネルを遮断する際の第1の電流レベルと異なってよく、第1のゲート電極21を駆動して第1の伝導チャネルを生成する際の第2の電流レベルは、第1のゲート電極21を駆動して第1の伝導チャネルを遮断する際の第2の電流レベルと異なってよい。一般に、第1のゲート電極は、トランジスタ素子の動作状態が変化したことをステータス信号S
STATUS
が示すまで第1の駆動パラメータに基づいて駆動されてよく、その後、第2の駆動パラメータに基づいて駆動されてよい。
【0085】
トランジスタ素子の動作状態は、第1の伝導チャネルが生成又は遮断されるたびに変化する。上述の実施例では、第1の駆動パラメータは駆動電流の第1の電流レベルであり、第2の駆動パラメータは駆動電流の第2の電流レベルである。しかしながら、第1及び第2の駆動パラメータは、電流レベルであることに限定されない。別の実施例によれば、第1及び第2の駆動パラメータは、第1のゲートノードG1と結合される抵抗を含み、動作状態が変化したことをステータス信号S
STATUS
が示すまで、第1のゲートノードG1と電源ノードとの間に第1の抵抗が接続されてよく、動作状態が変化したことをステータス信号S
STATUS
が示した後、第1のゲートノードG1と電源ノードとの間に第2の抵抗が接続されてよい。更に別の実施例によれば、第1のゲート電極G1に印加される電源電位は、ステータス信号S
STATUS
に基づいて変化してよい。第1及び第2の駆動パラメータは、上記の組み合わせであってもよい。例えば、第1の電源電位が第1の抵抗を介して第1のゲートノードG1に印加されてよく(例えば、図19に示された第1の駆動回路51

における、抵抗515

を介するV
INT
)、第2の電源電位が第2の抵抗を介して第1のゲートノードG1に印加されてよい(例えば、図19に示された第1の駆動回路51

における、抵抗516

を介するV
OFF1
)。
【0086】
別の実施例によれば、検出回路6は、オンになる前のトランジスタ素子を診断するために使用される。上記を参照すると、第1のゲート電極21と第2のゲート電極31は容量結合されている。従って、図5に示された応用回路のような応用回路においてトランジスタ素子が適正に接続されており、トランジスタ素子に問題がなければ、第1のゲートノードG1の電位を変化させることにより、第2のゲートノードG2の電位が変化するか、又は容量性変位電流が第2のゲートノードから流出するか、若しくは第2のゲートノードに流入することになる。診断中の第2のゲートノードG2が浮いている場合、即ち、固定電位にクランプされていない場合、第2のゲートノードG2の電位は変化する。診断中に第2のノードの電位が固定電位、例えば、第2のオフレベルにクランプされている場合、容量性変位電流が流れる。従って、素子を診断することは、第1のゲートノードG1の電位を、例えば、第1のオフレベルV
OFF1
から第1のオンレベルV
ON1
に変化させることと、第2のゲートノードG2を監視することとを含んでよい。一実施例によれば、第2のゲートノードG2の電位が変化するか、又は容量性変位電流が検出されると、トランジスタ素子は、問題がなく、適正に接続されていると見なされる。追加又は代替として、トランジスタ素子を診断することは、第2のゲートノードG2の電位を変化させることと、第1のゲートノードG1を監視することとを含んでよい。
【0087】
トランジスタ素子を初めてオンにする前に潜在的な問題を検出できるように、診断の間、トランジスタ素子はオフ状態にある。
【0088】
上述の例では、トランジスタ素子は電界効果制御型トランジスタ素子であり、具体的には、MOSFET又はIGBTなどのMOSトランジスタである。2つのゲート電極及び2つのゲートノードG1、G2を有するトランジスタ素子を駆動する上述の方法は、しかしながら、この特定のタイプのトランジスタ素子には限定されず、他の任意のタイプのトランジスタ素子、例えば、HEMT又はGITなどを同様に駆動するために使用されてもよい。単に説明のためであるが、2つのゲート電極G1、G2を有するHEMTの回路記号を図26に示す。前述の各トランジスタ素子の場合と同様に、HEMTの第1の駆動電圧V
G1S
は、第1のゲートノードG1とソースノードSとの間の電圧であり、HEMTの第2の駆動電圧V
G2S
は、第2のゲートノードG2とソースノードSとの間の電圧である。同じことがGITにも当てはまる。
【0089】
前述の方法に従ってHEMT又はGITを駆動することは、HEMT又はGITをオン及びオフにすることの一方を含む。オンにすることは、第1のゲートノードと結合された第1のゲート電極を駆動することによって第1の伝導チャネルを生成することと、第1の伝導チャネルを生成する前に、第2のゲートノードと結合された第2のゲート電極を駆動することによって第2の伝導チャネルを生成することとを含む。第2の伝導チャネルは、第1の伝導チャネルより高速でオンにされてよい。オフにすることは、第1のゲート電極を駆動することによって第1の伝導チャネルを遮断することと、第1の伝導チャネルを遮断した後、第2のゲート電極を駆動することによって第2の伝導チャネルを遮断することとを含む。第2の伝導チャネルは、第1の伝導チャネルより高速で遮断されてよい。第1及び第2の伝導チャネルを生成又は遮断するために必要な第1及び第2の駆動電圧V
G1S
、V
G2S
の電圧レベルは、HEMT又はGITの具体的なタイプによって異なる。幾つかの例を以下で説明する。
【0090】
図27は、一実施例によるHEMTの垂直断面図を示す。HEMTは、第1の半導体層210を有する半導体ボディ200と、第1の半導体層210に隣接する第2の半導体層220とを含む。一実施例によれば、第1の半導体層210は、第1のタイプのIII族窒化物を含み、且つ第2の半導体層220は、第1のタイプと異なる第2のタイプのIII族窒化物を含む。第1及び第2のタイプのIII族窒化物は、第1及び第2の半導体層210、220の間の界面近くの領域にある第1及び第2の半導体層210、220の少なくとも一方の中に2次元電子ガス(2DEG)が存在するように選択される。図27を参照すると、第1の半導体層210及び第2の半導体層220にソース電極213が接続されている。このソース電極213は、トランジスタ素子のソースノードSに接続されているか、又はソースノードSを形成している。ドレイン電極214がトランジスタ素子のドレインノードDに接続されているか、又はドレインノードDを形成している。ドレイン電極214は、第1の半導体層210及び第2の半導体層220と電気的に接続されており、トランジスタ素子の電流方向においてソース電極213から離間されている。図27に示された例では、電流方向は、2DEGと平行な方向である。図27に示された例では、この方向は、半導体ボディ200の横(水平)方向である。
【0091】
図27を参照すると、トランジスタ素子は、第1のゲート電極221及び第2のゲート電極231を更に含む。これらの第1及び第2のゲート電極221、231は、トランジスタ素子の電流方向に互いに離間されており、第1のゲート電極221は、第2のゲート電極231よりもソース電極213の近くにある。第2のゲート電極231は、第1のゲート電極221よりもドレイン電極214の近くにある。一実施例によれば、図27に示されるように、第1のゲート電極221とソース電極213との間の距離は、第2のゲート電極231とドレイン電極214との間の距離より短い。一実施例によれば、第2のゲート電極231とドレイン電極214との間の距離は、第1のゲート電極221とソース電極213との間の距離の3倍超、5倍超、又は10倍超である。図27に示された例では、トランジスタ素子は、III族窒化物の第3の半導体層230を更に含む。半導体層230は、第2の半導体層220に隣接し、且つ第1のゲート電極221及び第2のゲート電極231を第2の半導体層220から隔てており、第1のゲート電極221及び第2のゲート電極231は両方とも、第3の半導体層230に隣接している。任意選択で、第3の半導体層230のうち、第1のゲート電極221及び第2のゲート電極231で覆われていない領域をパッシベーション層240が覆う。任意選択で、フィールド電極225は、第2のゲート電極231に隣接するが、第3の半導体層230に隣接しない。即ち、フィールド電極225は、第3の半導体層230から離間されている。
【0092】
一実施例によれば、第1の半導体層210の第1のタイプのIII族窒化物は窒化ガリウム(GaN)であり、且つ第2の半導体層220の第2のタイプのIII族窒化物は窒化ガリウム合金であり、例えば、アルミニウム窒化ガリウム(AlGaN)、インジウム窒化ガリウム(InGaN)、アルミニウムインジウム窒化ガリウム(AlInGaN)などである。一実施例によれば、第3の半導体層230は、第1のタイプのIII族窒化物を含む。第1のゲート電極221、第2のゲート電極231、ソース電極213、ドレイン電極214、及び任意選択のフィールド電極225のそれぞれは導電材料を含み、この導電材料は、多結晶シリコン、金属シリサイド、金属(例えば、アルミニウム、銅、ニッケル、チタン、タンタル、金など)、導電性セラミック(例えば、窒化チタンなど)などのうちの1つ以上を含んでよい。一実施例によれば、ソース電極213及びドレイン電極214の材料は、ソース電極213と、第1の半導体層210及び第2の半導体層220のそれぞれとの間にオーム接触が存在するように、且つドレイン電極214と、第1の半導体層210及び第2の半導体層220のそれぞれとの間にオーム接触が存在するように選択される。
【0093】
一実施例によれば、第1の層210及び第3の層230は、pドープ半導体層である。ドープ濃度は、例えば、1E15cm
−3
超、1E17cm
−3
超、更には1E19cm
−3
超である。一実施例によれば、第1及び第3の層210、230は、マグネシウム(Mg)がドープされたGaN層である。第3の層は、例えば、ドーパントがアルミニウム(Al)であるAlGaN層である。これらの層210、220、230は、エピタキシャル成長過程によって形成及びドープされてよい。
【0094】
図27に示されたHEMT素子は、ノーマリオン素子である。即ち、第1の駆動電圧V
G1S
及び第2の駆動電圧V
G2S
のそれぞれがゼロの場合、トランジスタ素子はオン状態にある。オン状態では、2DEGは、ソース電極213とドレイン電極214との間に伝導チャネルを形成する。
【0095】
図27に示されたHEMT素子は、例えば、図13及び図14に示されたタイミング図の1つに従って第1及び第2の駆動電圧V
G1S
、V
G2S
を生成することによってオフにすることが可能である。第1のオンレベルV
ON1
及び第2のオンレベルV
ON2
はゼロ又は正の電圧レベルである一方、第1及び第2のオフレベルV
OFF1
、V
OFF2
のそれぞれは負の電圧レベルである。一実施例によれば、第1のオフレベル及び第2のオフレベルのそれぞれは−1V〜−3Vの範囲で選択される。前述の例の場合と同様に、第1のオンレベルV
ON1
と第2のオンレベルV
ON2
とは、ほぼ等しいか又は異なっていてもよい。同様に、第1のオフレベルV
OFF1
と第2のオフレベルV
OFF2
とは、ほぼ等しいか又は異なっていてもよい。オフ状態では、第1のゲート電極221は、第1のゲート電極221の下の2DEGの一部分である第1の伝導チャネルを遮断し、第2のゲート電極231は、第2のゲート電極231の下の2DEGの一部分である第2の伝導チャネルを遮断する。オフ状態にあるトランジスタ素子は、図6〜図9に示されたタイミング図の1つに従って第1及び第2の駆動電圧V
G1S
、V
G2S
を生成することにより、オンにすることが可能である。
【0096】
図27に示されたHEMT素子をオンにする別の方法を図28に示す。また、図27に示されたHEMT素子をオフにする別の方法を図29に示す。これらの図のそれぞれは、入力信号S
IN
、第1及び第2の駆動電圧V
G1S
、V
G2S
、及びドレインソース電圧V
DS
のタイミング図を示している。図28及び図29に示された方法が前述の方法と異なるのは、トランジスタ素子の動作状態が様々に変化しても第2の駆動電圧V
G2S
がゼロのままである点である。これは、例えば、第2のゲートノードG2をソースノードSに電気的に接続することによって実現可能である。この例では、HEMT素子の動作状態は、第1の駆動電圧V
G1S
によってのみ制御される。例えば、ドレインノードDとソースノードSとの間に正の電圧が印加されて、第1のゲート電極221が2DEGを遮断するように駆動された場合、第1及び第2の半導体層210、220内の電位がソース電極213に対して上昇し、この電位の上昇は(第2のゲート電極231の電位がソース電極213の電位にクランプされていることと関連して)第2のゲート電極231の下の2DEGの遮断も引き起こす。このようにして、第1のゲート電極221の下の第1の伝導チャネルと、第2のゲート電極231の下の第2の伝導チャネルとが遮断される。
【0097】
図30は、ノーマリオフHEMTの一実施例を示す。この例では、第1のゲート電極221は、第2の半導体層220を貫通して第1の半導体層210内へ延び、これらの半導体層210、220からゲート誘電体222によって誘電的に絶縁されている。同様に、第2のゲート電極231は、第2の半導体層220を貫通して第1の半導体層210内へ延び、これらの半導体層220、210から第2のゲート誘電体232によって誘電的に絶縁されている。このトランジスタ素子では、第1のゲート電極221とソース電極213との間、2つのゲート電極221、231の間、及び第2のゲート電極231とドレイン電極214との間に2DEGが存在する。この2DEGは、しかしながら、2つのゲート電極221、231によって遮断される。第1及び第2のゲート誘電体222、232に沿って第1の半導体層210内に伝導チャネルが生成されるように、駆動電圧V
G1S
、V
G2S
が第1及び第2のゲートノードG1、G2に印加されている場合、トランジスタ素子はオン状態にある。図30に示されたノーマリオフHEMTは、本明細書において既に説明されたいずれのノーマリオフ素子とも同様に、オン及びオフの切り替えが可能である。一実施例によれば、第1のオンレベルV
ON1
及び第2のオンレベルV
ON2
のそれぞれは正のレベルであり、且つ第1のオフレベルV
OFF1
及び第2のオフレベルV
OFF2
のそれぞれはゼロ又は負のレベルである。一実施例によれば、第1及び第2のオンレベルのそれぞれは3V〜10Vの範囲で選択される。適切な駆動電位が印加されたときにゲート電極221、231によって生成される伝導チャネルは、例えば、反転チャネルである。
【0098】
図31は、図27及び図30に示されたトランジスタ素子を組み合わせたものを示す。この例では、第1のゲート電極221は、図30に示された第1のゲート電極221と同じタイプであり、第2のゲート電極231は、図27を参照して説明された第2のゲート電極231と同じタイプである。この例では、第1の駆動電圧V
G1S
のオンレベルV
ON1
及びオフレベルV
OFF1
は、図30に示された素子の第1のゲート電極221に関連して説明されたとおりであってよく、第2の駆動電圧V
G2S
のオンレベルV
ON2
及びオフレベルV
OFF2
は、図30に示された素子の第2ゲート電極231に関連して説明されたとおりであってよい。
【0099】
図32は、一実施例によるGIT素子の垂直断面図を示す。このトランジスタ素子が前述のHEMT素子と異なるのは、第1の半導体層210及び第2の半導体層220が真性層である点である。一実施例によれば、「真性」は、ドープ濃度が1E14cm
−3
未満、1E13cm
−3
未満、更には1E12cm
−3
未満であることを意味する。第3の半導体層は2つの部分を含み、第1の部分230

は第1のゲート電極221と第2の半導体層220との間にあり、第2の部分230

は第2のゲート電極231と第2の半導体層220との間にある。これらの層部分230

、230

は、ドープ半導体層である。一実施例によれば、これらの層部分230

、230

はpドープされている。一実施例によれば、これらの層部分のドープ濃度は、1E14cm
−3
超、1E16cm
−3
超、更には1E18cm
−3
超である。第1、第2、及び第3の半導体層210、220、230に関して既に説明されている他の全てが、図32に示されている第1、第2、及び第3の半導体層にも同様に当てはまる。図32に示されたGIT素子は、ノーマリオフ素子である。このタイプの素子では、第1の半導体層210と第2の半導体層220との間に2DEGが存在し、ゲート電極221、231の下のドープ層部分230

、230

は、駆動電圧がゼロ以下の場合、層部分230

、230

の下で2DEGを空乏化させる。層部分230

、230

によって第2の層220内に電荷キャリア(正孔)が注入されるように、それぞれのゲートノードG1、G2に駆動電圧(ゲートソース電圧)が印加されると、それぞれの層部分の下に2DEGが生成される。第2の層220内のこれらの電荷キャリアは、第1の層210内の電荷キャリア(電子)が第1の層210と第2の層220との間の界面に移動して2DEGを形成することを更に引き起こす。この素子は、本明細書において既に説明されたいずれのノーマリオフ素子とも同様に、オン及びオフの切り替えが可能である。一実施例によれば、オンレベルV
ON1
、V
ON2
は0.5V〜10Vの範囲で選択され、特に+2V〜+5Vの範囲で選択され、オフレベルV
OFF1
、V
OFF2
は−15V〜0Vの範囲で選択され、特に−10V〜−2Vの範囲で選択される。
【0100】
上述の例では、トランジスタ素子をオン又はオフにするために第1及び第2のゲートノードG1、G2に印加される駆動信号は、ゲートソース電圧などの駆動電圧である。しかしながら、GITのように、各ゲートノードG1、G2に流し込まれる電流に応じてオン又はオフにされることも可能なタイプのトランジスタ素子がある。従って、具体的には、GITにおいて、駆動信号は、駆動電流であってもよく、又は更なる代替として、素子をオンにする駆動電流及び素子をオフにする駆動電圧であってもよい。駆動電圧に基づいてトランジスタ素子を駆動することに関して既に説明されている全てが、駆動電流に基づいてトランジスタ素子(例えば、GIT)を駆動することにも同様に当てはまる。具体的には、駆動電流のタイミング図は、前述の駆動電圧のタイミング図に対応してよい。即ち、例えば、オンにする場合、第2のゲートノードG2に流し込まれる駆動電流が、第1のゲートノードG1に流し込まれる駆動電流よりも急速に(第1のゲートノードG1に流し込まれる電流が増加する前に)増加してよい。また、オフにする場合、第2のゲートノードG2に流し込まれる駆動電流が、(第1のゲートノードG1に流し込まれる電流が減少するよりも後に)第1のゲートノードG1に流し込まれる駆動電流よりも急速に減少してよい。
【0101】
図33は、図27及び図32に示されたトランジスタ素子を組み合わせたものを示す。この例では、第1のゲート電極221は、図32に示された第1のゲート電極221と同じタイプである。このタイプのゲート電極は、GITゲートと称されることがある。第2のゲート電極231は、この例では第2の半導体層220に隣接しており、HEMTゲートと称されることがある。この例では、第1のゲート221は、オンレベルの駆動信号が印加されると、第1の層230

と関連して、第1のゲート電極221の下の第1の層210と第2の層220との間の界面において2DEGを生成し、オンレベルは、例えば、図32を参照して説明されたオンレベルの1つである。第2のゲート231は、オンレベルの駆動信号が印加されると、第2の層230

と関連して、第2のゲート電極の下の第1の層210と第2の層220との間の界面において2DEGを生成し、オンレベルは、例えば、図27を参照して説明されたオンレベルの1つである。
【0102】
図34は、磁気クロストーク又は容量クロストークをほぼ防ぐための、ドライバとゲートノード及びソースノードG1、G2、Sとの間の接続線路の配置方法の一実施例を示す。これらの線路を以下ではゲート線路及びソース線路と称する。この例では、各ゲート線路は、別々の層においてソース線路と何度か交差する。単に説明のためであるが、ジグザグのゲート線路の実線で描かれている部分は、ソース線路の上にある第1の層においてソース線路と交差し、ジグザグのゲート線路の破線で描かれている部分は、ソース線路の下にある第2の層においてソース線路と交差すると見なされてよい。(図34には示されていないが)ソース線路もジグザグ形状であってよい。この例では、各ゲート線路は、第1の層と第2の層とにおいてソース線路と交互に交差する。1つのゲート線路の層部分は、ビアなどのコネクタで接続されてよい。これらのコネクタは、図34に示された描画面に垂直な方向に延びており、図示されていない。いずれの場合も、ゲート線路及びソース線路は互いに絶縁されている。
【0103】
前述の方法例は、トランジスタ素子をオン又はオフにすることに関する。オンにすることは、第1のゲート電極を駆動することによって第1の伝導チャネルを生成することと、第1の伝導チャネルを生成する前に、第2のゲート電極を駆動することによって第2の伝導チャネルを生成することとを含んでよい。オフにすることは、第1のゲート電極を駆動することによって第1の伝導チャネルを遮断することと、第1の伝導チャネルを遮断した後、第2のゲート電極を駆動することによって第2の伝導チャネルを遮断することとを含んでよい。上記を参照すると、第1の伝導チャネルを生成することは、第1のゲート電極に印加されるオンレベルの第1の駆動信号(例えば、駆動電圧)を生成することを含んでよく、且つ伝導チャネルを遮断することは、オフレベルの第1の駆動信号を生成することを含んでよい。同様に、第2の伝導チャネルを生成することは、第2のゲート電極に印加されるオンレベルの第2の駆動信号(例えば、駆動電圧)を生成することを含んでよく、且つ伝導チャネルを遮断することは、オフレベルの第2の駆動信号を生成することを含んでよい。オンレベル及びオフレベルは、トランジスタ素子の個々のタイプによって異なる。
【0104】
以下の実施例は、本開示の1つ以上の態様を示すものであってよい。
【実施例】
【0105】
実施例1:第1のゲート電極を駆動することによって第1の伝導チャネルを生成し、且つ第1の伝導チャネルを生成する前に、第2のゲート電極を駆動することによって第2の伝導チャネルを生成することにより、トランジスタ素子をオンにすることを含む方法であって、第2のゲート電極は、トランジスタ素子の電流方向において第1のゲート電極に隣接する、方法。
【0106】
実施例2:トランジスタ素子は電界効果制御型トランジスタ素子であり、第1の伝導チャネルを生成することは、第1の伝導チャネルをボディ領域内に生成することを含み、第2の伝導チャネルを生成することは、第2の伝導チャネルをボディ領域内に生成することを含み、第1のゲート電極は、第1のゲート誘電体によってボディ領域から誘電的に絶縁されており、第2のゲート電極は、第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第2のゲート電極は、分離層によって第1のゲート電極から隔てられており、ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている、実施例1に記載の方法。
【0107】
実施例3:トランジスタ素子はHEMT素子である、実施例1に記載の方法。
【0108】
実施例4:HEMT素子はノーマリオンHEMT素子である、実施例3に記載の方法。
【0109】
実施例5:HEMT素子はノーマリオフHEMT素子である、実施例3に記載の方法。
【0110】
実施例6:トランジスタ素子はGIT素子である、実施例1に記載の方法。
【0111】
実施例7:GIT素子は、第1のゲート電極に隣接する第1の注入ゲートと、第2のゲート電極に隣接する第2の注入ゲートとを含む、実施例6に記載の方法。
【0112】
実施例8:GIT素子は1つのみの注入ゲートを含む、実施例6に記載の方法。
【0113】
実施例9:第1のゲート電極を駆動することは、第1の駆動信号を第1のオフレベルから第1のオンレベルまで上昇させることを含み、第2のゲート電極を駆動することは、第2の駆動信号を第2のオフレベルから第2のオンレベルまで上昇させることを含む、実施例1に記載の方法。
【0114】
実施例10:第1のゲート電極を駆動することは、第2のゲート電極を第2のオンレベルにクランプすることを含む、実施例9に記載の方法。
【0115】
実施例11:第2のオフレベルは第1のオフレベルと異なる、実施例9に記載の方法。
【0116】
実施例12:第1のゲート電極及び第2のゲート電極を駆動することは、第2の駆動信号を第1の駆動信号より高速で上昇させることを含む、実施例9に記載の方法。
【0117】
実施例13:トランジスタ素子の動作状態の変化を検出することを更に含み、動作状態を検出することは、第2のゲート電極の少なくとも1つの電気的パラメータを監視することを含む、実施例1に記載の方法。
【0118】
実施例14:第2のゲート電極の少なくとも1つの電気的パラメータを監視することは、第2のゲート電極の電位、及び第2のゲート電極への又は第2のゲート電極からの電流の少なくとも一方を監視することを含む、実施例13に記載の方法。
【0119】
実施例15:少なくとも1つの電気的パラメータを監視することは、第2のゲート電極への又は、第2のゲート電極からの電流を表す信号をフィルタリングしてフィルタ信号を生成することと、このフィルタ信号を閾値と比較することとを含む、実施例14に記載の方法。
【0120】
実施例16:動作状態の変化を検出することは、フィルタ信号が閾値に達した場合に動作状態の変化を検出することを含む、実施例13に記載の方法。
【0121】
実施例17:第1のゲート電極を駆動することは、検出された動作状態の変化に基づいて第1のゲート電極を駆動することを更に含む、実施例13に記載の方法。
【0122】
実施例18:検出された動作状態の変化に基づいて第1のゲート電極を駆動することは、動作状態の変化が検出される前に、第1の駆動パラメータに従って第1のゲート電極を駆動することと、動作状態の変化が検出された後、第1の駆動パラメータと異なる第2の駆動パラメータに従って第1のゲート電極を駆動することとを含む、実施例17に記載の方法。
【0123】
実施例19:第1の駆動パラメータは、第1のゲート電極への駆動電流の第1の電流レベルを含み、且つ第2の駆動パラメータは、第1の電流レベルより高い駆動電流の第2の電流レベルを含む、実施例18に記載の方法。
【0124】
実施例20:第1のゲート電極を駆動することによって第1の伝導チャネルを遮断することにより、トランジスタ素子をオフにすることと、第1の伝導チャネルを遮断した後、第2のゲート電極を駆動することによって第2の伝導チャネルを遮断することとを含む方法であって、第2のゲート電極は、トランジスタ素子の電流方向において第1のゲート電極に隣接して配置される、方法。
【0125】
実施例21:トランジスタ素子は電界効果制御型トランジスタ素子であり、第1の伝導チャネルを遮断することは、第1の伝導チャネルをボディ領域内で遮断することを含み、第2の伝導チャネルを遮断することは、第2の伝導チャネルをボディ領域内で遮断することを含み、第1のゲート電極は、第1のゲート誘電体によってボディ領域から誘電的に絶縁されており、第2のゲート電極は、第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第2のゲート電極は、分離層によって第1のゲート電極から隔てられており、ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている、実施例20に記載の方法。
【0126】
実施例22:トランジスタ素子はHEMT素子である、実施例20に記載の方法。
【0127】
実施例23:HEMT素子はノーマリオンHEMT素子である、実施例22に記載の方法。
【0128】
実施例24:HEMT素子はノーマリオフHEMT素子である、実施例22に記載の方法。
【0129】
実施例25:トランジスタ素子はGIT素子である、実施例20に記載の方法。
【0130】
実施例26:GIT素子は、第1のゲート電極に隣接する第1の注入ゲートと、第2のゲート電極に隣接する第2の注入ゲートとを含む、実施例25に記載の方法。
【0131】
実施例27:GIT素子は1つのみの注入ゲートを含む、実施例25に記載の方法。
【0132】
実施例28:第1のゲート電極を駆動することは、第1の駆動信号を第1のオンレベルから第1のオフレベルまで低下させることを含み、第2のゲート電極を駆動することは、第2のゲート電極とソース領域との間の第2の駆動信号を第2のオンレベルから第2のオフレベルまで低下させることを含む、実施例20に記載の方法。
【0133】
実施例29:第1のゲート電極を駆動することは、第2のゲート電極を第2のオンレベルにクランプすることを含む、実施例28に記載の方法。
【0134】
実施例30:第2のオフレベルは第1のオフレベルと異なる、実施例28に記載の方法。
【0135】
実施例31:第1のゲート電極及び第2のゲート電極を駆動することは、第2の駆動信号を第1の駆動信号より高速で低下させることを含む、実施例28に記載の方法。
【0136】
実施例32:トランジスタ素子の動作状態の変化を検出することを更に含み、動作状態を検出することは、第2のゲート電極の少なくとも1つの電気的パラメータを監視することを含む、実施例20に記載の方法。
【0137】
実施例33:第2のゲート電極の少なくとも1つの電気的パラメータを監視することは、第2のゲート電極の電位、及び第2のゲート電極への又は第2のゲート電極からの電流の少なくとも一方を監視することを含む、実施例32に記載の方法。
【0138】
実施例34:少なくとも1つの電気的パラメータを監視することは、第2のゲート電極への又は第2のゲート電極からの電流を表す信号をフィルタリングしてフィルタ信号を取得することと、このフィルタ信号を閾値と比較することとを含む、実施例33に記載の方法。
【0139】
実施例35:動作状態の変化を検出することは、フィルタ信号が閾値に達した場合に動作状態の変化を検出することを含む、実施例34に記載の方法。
【0140】
実施例36:第1のゲート電極を駆動することは、検出された動作状態の変化に基づいて第1のゲート電極を駆動することを更に含む、実施例32に記載の方法。
【0141】
実施例37:検出された動作状態の変化に基づいて第1のゲート電極を駆動することは、動作状態の変化が検出される前に、第1の駆動パラメータに従って第1のゲート電極を駆動することと、動作状態の変化が検出された後、第1の駆動パラメータと異なる第2の駆動パラメータに従って第1のゲート電極を駆動することとを含む、実施例36に記載の方法。
【0142】
実施例38:第1の駆動パラメータは、第1のゲート電極への駆動電流の第1の電流レベルを含み、且つ第2の駆動パラメータは、第1の電流レベルより高い駆動電流の第2の電流レベルを含む、実施例37に記載の方法。
【0143】
実施例39:トランジスタ素子の第1のゲート電極を駆動することと、トランジスタ素子の第2のゲート電極の少なくとも1つの電気的パラメータを監視することとを含む、方法。
【0144】
実施例40:トランジスタ素子は電界効果制御型トランジスタ素子であり、第1のゲート電極は、第1のゲート誘電体によってボディ領域から誘電的に絶縁されており、第2のゲート電極は、第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第1のゲート電極に隣接して配置されており、且つ分離層によって第1のゲート電極から隔てられており、ボディ領域は、ソース領域とドリフト領域との間に配置されており、ドリフト領域は、ボディ領域とドレイン領域との間に配置されている、実施例39に記載の方法。
【0145】
実施例41:トランジスタ素子は、HEMT素子及びGIT素子のうちの一方である、実施例39に記載の方法。
【0146】
実施例42:第2のゲート電極の少なくとも1つの電気的パラメータを監視することは、第2のゲート電極の電位、及び第2のゲート電極への又は第2のゲート電極からの電流の少なくとも一方を監視することを含む、実施例39に記載の方法。
【0147】
実施例43:少なくとも1つのトランジスタセルを含むトランジスタ素子であって、少なくとも1つのトランジスタセルは、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域であって、ボディ領域はソース領域とドリフト領域との間に配置されており、ドリフト領域はボディ領域とドレイン領域との間に配置されている、ドリフト領域、ボディ領域、ソース領域、及びドレイン領域と、第1のゲート誘電体によってボディ領域から誘電的に絶縁されている第1のゲート電極と、第2のゲート電極とを含み、第2のゲート電極は、第2のゲート誘電体によってボディ領域から誘電的に絶縁されており、第1のゲート電極に隣接して配置されており、且つ分離層によって第1のゲート電極から隔てられている、トランジスタ素子。
【0148】
実施例44:分離層は誘電体層を含む、実施例43に記載のトランジスタ素子。
【0149】
実施例45:複数のトランジスタセルを含み、複数のトランジスタセルのそれぞれは、複数のトランジスタセルに共通のソースノードに接続されたそのそれぞれのソース領域を有し、複数のトランジスタセルのそれぞれは、複数のトランジスタセルに共通の第1のゲートノードに接続されたそのそれぞれの第1のゲート電極を有し、複数のトランジスタセルのそれぞれは、複数のトランジスタセルに共通の第2のゲートノードに接続されたそのそれぞれの第2のゲート電極を有する、実施例43に記載のトランジスタ素子。
【0150】
実施例46:ドレイン領域は、ドープ濃度がドリフト領域のドープ濃度より高い、実施例43に記載のトランジスタ素子。
【0151】
実施例47:ドレイン領域のドープ濃度は、ドリフト領域のドープ濃度の少なくとも1E3倍〜1E4倍である、実施例46に記載のトランジスタ素子。
【0152】
実施例48:ドレイン領域のドープ型は、ドリフト領域のドープ型と同じである、実施例46に記載のトランジスタ素子。
【0153】
実施例49:ドレイン領域のドープ型は、ドリフト領域のドープ型に対して相補的である、実施例46に記載のトランジスタ素子。
【0154】
実施例50:ボディ領域のドープ濃度は、ドリフト領域とボディ領域との間の接合部分から始まり、第2のゲート電極に沿って延びる経路に沿ったボディ領域のドープ濃度の積分値が、ボディ領域の半導体材料のブレークスルー電荷より高くなるようなドープ濃度である、実施例43に記載のトランジスタ素子。
【0155】
実施例51:トランジスタ素子には電流方向があり、第2のゲート電極は、電流方向において第1のゲート電極に隣接する、実施例43に記載のトランジスタ素子。
【0156】
実施例52:トランジスタ素子であって、第1のタイプのIII族窒化物を含む第1の半導体層と、第1の半導体層に隣接し、且つ第2のタイプのIII族窒化物を含む第2の半導体層とを有する半導体ボディと、第1の半導体層及び第2の半導体層に接続されたソース電極と、ソース電極から離間され、且つ第1の半導体層及び第2の半導体層に接続されたドレイン電極と、トランジスタ素子の電流方向に離間されている第1のゲート電極及び第2のゲート電極とを含む、トランジスタ素子。
【0157】
実施例53:半導体ボディは、第2の半導体層に隣接し、且つIII族窒化物を含む第3の半導体層を更に含み、第1のゲート電極及び第2のゲート電極の少なくとも一方は、第3の半導体層に隣接し、且つ第3の半導体層によって第2の半導体層から隔てられている、実施例52に記載のトランジスタ素子。
【0158】
実施例54:第1のゲート電極及び第2のゲート電極の少なくとも一方は、第2の半導体層を貫通して第1の半導体層内へ延び、且つゲート誘電体によって第2の半導体層及び第1の半導体層から誘電的に絶縁されている、実施例52に記載のトランジスタ素子。
【0159】
実施例55:第1の半導体層及び第2の半導体層のそれぞれはドープ半導体層である、実施例52に記載のトランジスタ素子。
【0160】
実施例56:第1の半導体層及び第2の半導体層のそれぞれは真性半導体層である、実施例52に記載のトランジスタ素子。
【0161】
実施例57:半導体ボディは、第2の半導体層に隣接し、且つドープIII族窒化物を含む少なくとも1つの第3の半導体層を更に含み、第1のゲート電極及び第2のゲート電極の少なくとも一方は、少なくとも1つの第3の半導体層に隣接し、且つ第3の半導体層によって第2の半導体層から隔てられている、実施例56に記載のトランジスタ素子。
【0162】
実施例58:第1のゲート電極は少なくとも1つの第3の半導体層に隣接し、第2のゲート電極は第2の半導体層に隣接する、実施例57に記載のトランジスタ素子。
【0163】
実施例59:第2のゲート電極に隣接するフィールド電極を更に含む、実施例52に記載のトランジスタ素子。
【0164】
実施例60:第2のゲート電極はソース電極に電気的に接続されている、実施例52に記載のトランジスタ素子。
【0165】
実施例61:第1のタイプのIII族窒化物は窒化ガリウム(GaN)を含み、第2のタイプのIII族窒化物はアルミニウム窒化ガリウム(AlGaN)を含む、実施例52に記載のトランジスタ素子。
【0166】
実施例62:入力信号を受け取るように構成された入力と、トランジスタ素子の第1のゲートノードと結合されるように構成された第1の出力と、トランジスタ素子の第2のゲートノードと結合されるように構成された第2の出力とを含む駆動回路であって、入力信号に基づいて第1のゲートノード及び第2のゲートノードを駆動するように構成されており、第2の出力における少なくとも1つの電気的パラメータを監視することに基づいてトランジスタ素子の動作状態を検出するように構成されている、駆動回路。
【0167】
実施例63:動作状態を検出することに基づいて第1のゲートノードを駆動する時間スキームを調節するように構成されている、実施例62に記載の駆動回路。
【0168】
実施例64:入力信号を受け取るように構成された入力と、トランジスタ素子の第1のゲートノードと結合されるように構成された第1の出力と、トランジスタ素子の第2のゲートノードと結合されるように構成された第2の出力とを含む駆動回路であって、診断モードで動作するように構成されており、診断モードでは、第1の出力を介して第1のゲートノードを駆動し、且つ第2の出力において少なくとも1つの電気的パラメータを監視することに基づいてトランジスタ素子を診断するように構成されている、駆動回路。
【0169】
実施例65:駆動モードで動作するように更に構成されており、駆動モードでは、入力信号に基づいて第1のゲートノード及び第2のゲートノードを駆動するように構成されている、実施例64に記載の駆動回路。
【0170】
本発明の様々な例示的実施形態を開示してきたが、当業者であれば明らかなように、本発明の趣旨及び範囲から逸脱しない限り、本発明の利点の幾つかを達成する様々な変更形態及び修正形態がなされうる。当業者であれば明らかなように、同じ機能を実施する他の構成要素が適切に代用されてよい。なお、特定の図面を参照して説明された特徴を他の図面の特徴と組み合わせてよく、これが明示的に言及されていない場合でも組み合わされうる。更に、本発明の方法は、適切なプロセッサ命令を使用する、全てがソフトウェアである実装形態で実現されてよく、又はハードウェアロジックとソフトウェアロジックとの組み合わせを利用して同じ結果を達成する混成実装形態で実現されてもよい。本発明の概念に対するそのような修正形態は、添付の特許請求の範囲に包含されるものとする。
【0171】
「下の」、「下方の」、「下側の」、「上方の」、「上側の」などの空間的相対的な語句は、ある要素と別の要素との相対的な位置関係を説明する場合に説明を簡単にするために使用される。これらの語句は、図面で描かれる向きと異なる向きに加えて、素子の様々な向きを包含するものとする。更に、「第1の」、「第2の」などの語句は、様々な構成要素、領域、部分などを示すためにも使用され、これらはまた限定を意図するものではない。本明細書を通して、類似の語句は類似の構成要素を指す。
【0172】
本明細書で使用される「有する」、「含有する」、「包含する」、「含む」などの語句は、述べられた構成要素又は特徴の存在を示すとともに、追加的な構成要素又は特徴を排除しないオープンエンドの語句である。冠詞「1つの(a)」、「1つの(an)」、及び「その」は、文脈上明らかに矛盾する場合を除き、単数形だけでなく複数形も包含するものとする。
【0173】
上記の変形形態及び適用形態の範囲を念頭に置くと、当然のことながら、本発明は、前述の説明によって限定されるものではなく、添付図面によって限定されるものでもない。むしろ、本発明は、以下の特許請求の範囲及びその法的均等物によってのみ限定される。
【符号の説明】
【0174】
5 駆動回路


第1のドライバ段


第2のドライバ段
6 検出回路
7 制御回路
11 ドリフト領域
12 ボディ領域
13 ソース領域
14 ドレイン領域
15 電界ストップ領域
16 接触領域
17 チャネル領域
21 第1のゲート電極
22 第1のゲート誘電体
23 分離層
24 追加分離層
31 第2のゲート電極
32 第2のゲート誘電体
33 誘電体層
51

第1のドライバ
51

第1のドライバ
52

第2のドライバ
52

第2のドライバ
53

制御回路
53

制御回路
61 電圧レギュレータ
62 スイッチ
63 電流測定及びフィルタ回路
64 評価回路
100 半導体ボディ
101 第1の表面
200 半導体ボディ
210 第1の半導体層
213 ソース電極
214 ドレイン電極
220 第2の半導体層
221 第1のゲート電極
222 ゲート誘電体
225 フィールド電極
230 第3の半導体層
230

第1の部分
230

第2の部分
231 第2のゲート電極
232 第2のゲート誘電体
240 パッシベーション層
511

スイッチ
511

スイッチ
512

電流源
512

電流源
513

抵抗
513

スイッチ
514

クロスオーバスイッチ
514

スイッチ
515

電流源
515

抵抗
516

電流源
516

抵抗
517

抵抗
521

スイッチ
521

スイッチ

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