TOP特許意匠商標
特許ウォッチ DM通知 Twitter
公開番号2019171101
公報種別公開特許公報(A)
公開日20191010
出願番号2019101218
出願日20190530
発明の名称遊技機
出願人株式会社藤商事
代理人個人
主分類A63F 5/04 20060101AFI20190913BHJP(スポーツ;ゲーム;娯楽)
要約【課題】ノイズ対策を改善した遊技機を提供する。
【解決手段】デジタルアンプAMP1の出力信号を平滑化するLCフィルタは、磁心に巻かれた2本のコイル巻線の巻き線方向が、互いに逆方向であるチョークコイルCHL1と、チョークコイルCHL1の第1出力端子と、グランド間に配置される第1コンデンサC11と、チョークコイルCHL1の第2出力端子と、グランド間に配置される第2コンデンサC12と、第1と第2の出力端子との間に配置される第3コンデンサC10と、を有して構成される。
【選択図】図16
特許請求の範囲約 2,700 文字を表示【請求項1】
所定のスイッチ信号に基づいた抽選処理を実行して、その抽選結果に基づいた遊技動作を統括的に制御する主制御手段と、主制御手段からの指示に基づいて演出動作を実行する演出制御手段と、交流電圧を受けて、主制御手段や演出制御手段が使用する直流電圧を生成する電源手段と、を有して構成される遊技機であって、
前記演出制御手段は、演出動作を統括的に制御する制御プロセッサと、音声演出用の基礎データを保存する音声メモリと、制御プロセッサからの指示に基づいて音声メモリをアクセスして、音声演出用のデジタル音声信号を生成する音声プロセッサと、音声プロセッサが生成したデジタル音声信号を受けて増幅するデジタルアンプと、デジタルアンプとスピーカの間に位置して、デジタルアンプからの出力信号を平滑化するLCフィルタと、を有して構成され、
前記LCフィルタは、
デジタルアンプの一対の信号出力端子に接続される一対のコイル入力端子と、一対のコイル入力端子に内部接続された第1と第2のコイル巻線と、第1と第2のコイル巻線を電磁結合させる磁心と、を有するチョークコイルと、
第1と第2のコイル巻線に各々内部接続された第1と第2のコイル出力端子のうち、第1コイル出力端子と、グランド間に配置される第1コンデンサと、
第2コイル出力端子と、グランド間に配置される第2コンデンサと、
第1と第2のコイル出力端子との間に配置される第3コンデンサと、を有して構成され、
前記チョークコイルは、前記磁心に巻かれた2本のコイル巻線の巻き線方向が、互いに逆方向であることを特徴とする遊技機。
【請求項2】
前記電源手段は、交流電圧を受ける第1チョークコイル、及び、その下流側のコンデンサ列で構成されたノイズ対策用の第1回路と、第1回路の交流出力を整流する第2回路と、第2回路の整流出力電圧を受けて力率を改善する第3回路と、第3回路の出力に基づいて直流出力電圧を生成する第4回路と、を有して構成され、
第3回路は、
第2回路の整流出力電圧、及び、第4回路の直流出力電圧を参照して、PWM制御信号を出力するPFC制御部と、
第2回路の出力電流を平滑化する第2チョークコイルと、
第2チョークコイルの下流側に位置して、第1端子にPWM制御信号を受けてON動作すると、第2端子と第3端子間を短絡状態にするスイッチ素子と、
スイッチ素子の第2端子と第3端子間に配置されるスナバ回路と、
を有して構成されている請求項1に記載の遊技機。
【請求項3】
スナバ回路は、抵抗と吸収コンデンサの直列回路で構成されている請求項2に記載の遊技機。
【請求項4】
スナバ回路に並列に、ダイオードと出力コンデンサが直列接続された第4回路が接続されている請求項3に記載の遊技機。
【請求項5】
第1コンデンサと第2コンデンサの静電容量は、公証値で同一である請求項1に記載の遊技機。
【請求項6】
第3コンデンサの静電容量は、第1コンデンサと第2コンデンサの静電容量の2〜3倍である請求項5に記載の遊技機。
【請求項7】
前記デジタルアンプには、第1左音声を出力可能な一対の第1左側出力端子と、第1右音声を出力可能な一対の第1右側出力端子と、を有して構成され、
第1のチョークコイルの一対のコイル入力端子の一方の入力端子には、第1左側出力端子と第1右側出力端子の一方の出力端子が接続され、第1のチョークコイルの一対のコイル入力端子の他方の入力端子には、第1左側出力端子と第1右側出力端子の他方の出力端子が接続され、
第1のチョークコイルの一対のコイル出力端子が第1スピーカに接続されている
請求項1〜6の何れかに記載の遊技機。
【請求項8】
第1左音声と第1右音声とは、音声プロセッサからデジタルアンプにシリアル送信された同一内容の左デジタルデータと右デジタルデータに基づいて生成される請求項7に記載の遊技機。
【請求項9】
前記デジタルアンプには、第2左音声を出力可能な一対の第2左側出力端子と、第2右音声を出力可能な一対の第2右側出力端子と、を更に有して構成され、
第2のチョークコイルの一対のコイル入力端子の一方の入力端子には、第1左側出力端子と第1右側出力端子の一方の出力端子が接続され、第2のチョークコイルの一対のコイル入力端子の他方の入力端子には、第1左側出力端子と第1右側出力端子の他方の出力端子が接続され、
第2のチョークコイルの一対のコイル出力端子が第2スピーカに接続されている
請求項7又は8に記載の遊技機。
【請求項10】
第2左音声と第2右音声とは、音声プロセッサからデジタルアンプにシリアル送信された同一内容の左デジタルデータと右デジタルデータに基づいて生成される請求項9に記載の遊技機。
【請求項11】
前記演出制御手段は、音声プロセッサと音声メモリに給電される電源電圧、又は、電源手段から受ける電源リセット信号に基づいて、第1リセット信号を出力する第1リセット回路が設けられ、
音声メモリは、第1リセット信号に基づいてリセットされるよう構成されている請求項1〜10の何れかに記載の遊技機。
【請求項12】
前記演出制御手段は、音声プロセッサと音声メモリに給電される電源電圧、又は、制御プロセッサの異常動作を示す異常信号に基づいて、第2リセット信号を出力する第2リセット回路が設けられ、
音声プロセッサは、第2リセット信号に基づいてリセットされるよう構成されている請求項1〜11の何れかに記載の遊技機。
【請求項13】
音声プロセッサと音声メモリとの間は、双方向バスで接続され、
前記双方向バスを通して、アドレスとデータが伝送されている請求項1〜12の何れかに記載の遊技機。
【請求項14】
前記双方向バスを通して、音声プロセッサから音声メモリにアドレス情報が送信された後、音声プロセッサから音声メモリに読み出しクロックが送信されることで、必要量なデータが前記双方向バスを経由して音声プロセッサに読み出されるよう構成されている請求項13に記載の遊技機。

発明の詳細な説明約 32,000 文字を表示【技術分野】
【0001】
本発明は、コンピュータ装置を内蔵する電子遊技機に関し、特に、回胴遊技機に好適に適用される。
【背景技術】
【0002】
スロットマシンなどの回胴遊技機では、遊技者がメダル投入口にメダルを投入してスタートレバーを操作すると、これに応じて、回転リールの回転が開始される。そして、遊技者がストップボタンを押して回転リールを停止させたとき、有効な停止ライン(以下、有効ラインという)に図柄が揃うと、その図柄に応じた配当メダルが払い出されるようになっている。
【0003】
但し、実際には、各ゲームの当否状態は、遊技者が停止操作を開始するまでに、主制御部における内部抽選処理によって予め決定されており、この抽選処理によって内部当選した図柄を、遊技者が有効ライン上に揃えることで配当メダルが払出される。
【0004】
当選図柄のうち特に価値が高いのが、ビッグボーナス(BB)図柄の組合せである。このBB役に内部当選して、遊技者がBB図柄を有効ライン上に揃えると、ビッグボーナスゲームが開始され、その後は、小役図柄の当選確率が格段に高く維持されることで、大量の配当メダル数が期待できるようになっている。
【先行技術文献】
【特許文献】
【0005】
特開2015−198715号公報
特開2016−063865号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、遊技ホールには、この種の遊技機が密集して多数配置されるので、高レベルの高周波ノイズが発散されると、自機の誤動作が懸念されるだけでなく、周りの遊技機にも悪影響を与えてしまう。
【0007】
そこで、出願人は、電源基板に力率改善回路を設ける構成や(特許文献1)、スピーカ配線にフェライトコアやバリスタを設ける構成など(特許文献2)、各種のノイズ対策を提案している。
【0008】
しかし、電源トランスで降圧することなく、商用電源(AC100V)を、そのまま使用する場合には、更なる対策が必要となる。すなわち、商用電源の電源ラインを経由する放射ノイズや伝搬ノイズが法的にも問題となり、電気用品安全法第5章の規制を完全にクリアする必要がある。
【0009】
本発明は、上記の問題点に鑑みてなされたものであって、ノイズ対策を改善した遊技機を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記の目的を達成するため、本発明は、所定のスイッチ信号に基づいた抽選処理を実行して、その抽選結果に基づいた遊技動作を統括的に制御する主制御手段と、主制御手段からの指示に基づいて演出動作を実行する演出制御手段と、交流電圧を受けて、主制御手段や演出制御手段が使用する直流電圧を生成する電源手段と、を有して構成される遊技機であって、前記演出制御手段は、演出動作を統括的に制御する制御プロセッサと、音声演出用の基礎データを保存する音声メモリと、制御プロセッサからの指示に基づいて音声メモリをアクセスして、音声演出用のデジタル音声信号を生成する音声プロセッサと、音声プロセッサが生成したデジタル音声信号を受けて増幅するデジタルアンプと、デジタルアンプとスピーカの間に位置して、デジタルアンプからの出力信号を平滑化するLCフィルタと、を有して構成され、前記LCフィルタは、デジタルアンプの一対の信号出力端子に接続される一対のコイル入力端子と、一対のコイル入力端子に内部接続された第1と第2のコイル巻線と、第1と第2のコイル巻線を電磁結合させる磁心と、を有するチョークコイルと、第1と第2のコイル巻線に各々内部接続された第1と第2のコイル出力端子のうち、第1コイル出力端子と、グランド間に配置される第1コンデンサと、第2コイル出力端子と、グランド間に配置される第2コンデンサと、第1と第2のコイル出力端子との間に配置される第3コンデンサと、を有して構成され、前記チョークコイルは、前記磁心に巻かれた2本のコイル巻線の巻き線方向が、互いに逆方向であることを特徴とする。
【0011】
好ましくは、前記電源手段は、交流電圧を受ける第1チョークコイル、及び、その下流側のコンデンサ列で構成されたノイズ対策用の第1回路と、第1回路の交流出力を整流する第2回路と、第2回路の整流出力電圧を受けて力率を改善する第3回路と、第3回路の出力に基づいて直流出力電圧を生成する第4回路と、を有して構成され、第3回路は、第2回路の整流出力電圧、及び、第4回路の直流出力電圧を参照して、PWM制御信号を出力するPFC制御部と、第2回路の出力電流を平滑化する第2チョークコイルと、第2チョークコイルの下流側に位置して、第1端子にPWM制御信号を受けてON動作すると、第2端子と第3端子間を短絡状態にするスイッチ素子と、スイッチ素子の第2端子と第3端子間に配置されるスナバ回路と、を有して構成されている。
【0012】
この場合、スナバ回路は、抵抗と吸収コンデンサの直列回路で構成されているのが好ましく、また、スナバ回路に並列に、ダイオードと出力コンデンサが直列接続された第4回路が接続されているのが好ましい。
【0013】
本発明において、第1コンデンサと第2コンデンサの静電容量は、公証値で同一であるのが好ましく、第3コンデンサの静電容量は、第1コンデンサと第2コンデンサの静電容量の2〜3倍であるのが好適である。
【0014】
好適には、前記デジタルアンプには、第1左音声を出力可能な一対の第1左側出力端子と、第1右音声を出力可能な一対の第1右側出力端子と、を有して構成され、第1のチョークコイルの一対のコイル入力端子の一方の入力端子には、第1左側出力端子と第1右側出力端子の一方の出力端子が接続され、第1のチョークコイルの一対のコイル入力端子の他方の入力端子には、第1左側出力端子と第1右側出力端子の他方の出力端子が接続され、第1のチョークコイルの一対のコイル出力端子が第1スピーカに接続されている。
【0015】
ここで、第1左音声と第1右音声とは、音声プロセッサからデジタルアンプにシリアル送信された同一内容の左デジタルデータと右デジタルデータに基づいて生成されるのが好ましい。
【0016】
好適には、前記デジタルアンプには、第2左音声を出力可能な一対の第2左側出力端子と、第2右音声を出力可能な一対の第2右側出力端子と、を更に有して構成され、第2のチョークコイルの一対のコイル入力端子の一方の入力端子には、第1左側出力端子と第1右側出力端子の一方の出力端子が接続され、第2のチョークコイルの一対のコイル入力端子の他方の入力端子には、第1左側出力端子と第1右側出力端子の他方の出力端子が接続され、第2のチョークコイルの一対のコイル出力端子が第2スピーカに接続されているのが好ましい。また、第2左音声と第2右音声とは、音声プロセッサからデジタルアンプにシリアル送信された同一内容の左デジタルデータと右デジタルデータに基づいて生成されるのが好適である。
【0017】
前記演出制御手段は、音声プロセッサと音声メモリに給電される電源電圧、又は、電源手段から受ける電源リセット信号に基づいて、第1リセット信号を出力する第1リセット回路が設けられ、音声メモリは、第1リセット信号に基づいてリセットされるよう構成されているのが好ましい。また、好適には、前記演出制御手段は、音声プロセッサと音声メモリに給電される電源電圧、又は、制御プロセッサの異常動作を示す異常信号に基づいて、第2リセット信号を出力する第2リセット回路が設けられ、音声プロセッサは、第2リセット信号に基づいてリセットされるよう構成されている。
【0018】
また、音声プロセッサと音声メモリとの間は、双方向バスで接続され、前記双方向バスを通して、アドレスとデータが伝送されているのが好ましく、前記双方向バスを通して、音声プロセッサから音声メモリにアドレス情報が送信された後、音声プロセッサから音声メモリに読み出しクロックが送信されることで、必要量なデータが前記双方向バスを経由して音声プロセッサに読み出されるよう構成されているのが更に好ましい。
【発明の効果】
【0019】
上記した本発明によれば、ノイズ対策を改善した遊技機を実現することができる。
【図面の簡単な説明】
【0020】
実施例に係るスロットマシンの正面図である。
図1のスロットマシンの右側面図(a)と平面図(b)である。
スロットマシンの前面パネルを背面から図示した図面である。
スロットマシンの本体ケースの内部正面図である。
図1のスロットマシンの回路構成を示すブロック図である。
主制御基板の回路構成を示すブロック図である。
電源基板の回路構成を示すブロック図である。
第1電源基板の回路構成を示す回路図である。
第1電源基板のPFC回路を説明する図面である。
第1電源基板のLLC電流共振制御回路の内部構成を示すブロック図である。
LLC電流共振制御回路の動作を説明する図面である。
演出インタフェイス基板の回路構成を示すブロック図である。
音声ROMの内部構成と動作を説明する図面である。
音声合成回路の内部構成と動作を説明する図面である。
音声合成回路の内部構成を更に詳細に示すブロック図である。
第1デジタルアンプの内部構成と上側スピーカとの配線を説明する図面である。
第2デジタルアンプの内部構成と下側スピーカとの配線を説明する図面である。
デジタルアンプの動作を説明する図面である。
【発明を実施するための形態】
【0021】
以下、実施例に基づいて本発明を更に詳細に説明する。図1〜図4は、実施例に係るスロットマシンSLを図示したものである。本スロットマシンSLは、矩形箱状の本体ケース1と、各種の遊技部材を装着した前面パネル2とが、ヒンジ3を介して連結され、前面パネル2が本体ケース1に対して開閉可能に構成されている(図2)。そして、図1は前面パネル2の正面図、図2はスロットマシンSLの右側面図(a)と平面図(b)、図3は前面パネル2の背面図、図4は本体ケース1の内部正面図を示している。
【0022】
図4に示す通り、本体ケース1の略中央には、3つの回転リール4a〜4cを備える図柄回転ユニット4が配置され、その下側に、メダル払出装置5が配置されている。各回転リール4a〜4cには、BB図柄、RB図柄、各種のフルーツ図柄、及びリプレイ図柄などが描かれている。メダル払出装置5には、メダルを貯留するメダルホッパー5aと、払出モータMと、メダル払出制御基板MEと、払出中継基板PAYと、払出センサ(不図示)などが設けられている。ここで、メダルは、払出モータMの回転に基づいて、払出口5bから図面手前に向けて導出される。なお、限界量を越えて貯留されたメダルは、オーバーフロー部5cを通して、補助タンク6に落下するよう構成されている。
【0023】
上記のメダル払出装置5に隣接して電源基板62A,62Bが配置され、また、図柄回転ユニット4の上部に主制御基板50が配置され、主制御基板50に隣接して回胴設定基板SETが配置されている。なお、図柄回転ユニット4の内部には、回胴LEDドライブ基板DR1と回胴中継基板IM2とが設けられ、図柄回転ユニット4に隣接して外部集中端子板OUTが配置されている。
【0024】
図1に示すように、前面パネル2の上部には表示装置(LCDユニット)7が配置されている。そして、この表示装置7に、各種のキャラクタが表示されることで遊技動作を効果的に盛り上げている。また、表示装置7の下部には、回転リール4a〜4cに対応する3つの表示窓8a〜8cが配置されている。表示窓8a〜8cを通して、各回転リール4a〜4cの回転方向に、各々3個程度の図柄が見えるようになっており、合計9個の図柄の水平方向の三本と、対角線方向の二本が仮想的な停止ラインとなる。
【0025】
このような表示窓8aの左側には、遊技状態を示すLED群9が設けられ、その下方には、遊技成果として払出されるメダル数を表示する払出表示部10や、クレジット状態のメダル数を表示する貯留数表示部11が設けられている。
【0026】
払出表示部10は、7セグメントLEDを2個連設して構成されており、払出メダル数を特定すると共に、何らかの異常事態の発生時には、異常内容を表示するエラー表示器としても機能している。
【0027】
前面パネル2の垂直方向中央には、メダルを投入するメダル投入口12が設けられ、これに隣接して、メダル投入口12に詰まったメダルを返却させるための返却ボタン13が設けられている。また、クレジット状態のメダルを払出すクレジット精算ボタン14と、メダル投入口12へのメダル投入に代えてクレジット状態のメダルを擬似的に一枚投入する投入ボタン15と、クレジット状態のメダルを擬似的に三枚投入するマックス投入ボタン16とが設けられている。
【0028】
これらの遊技部材の下方には、回転リール4a〜4cの回転を開始させるスタートレバー17と、回転中の回転リール4a〜4cを停止させるためのストップボタン18a〜18cが設けられている。
【0029】
本実施例では、スタートレバー17が操作されることに起因して、内部抽選処理が実行され、BB図柄や小役図柄への内部当選状態か否かが決定される。そして、通常は、3つの回転リール4a〜4cが、正方向に正常回転を開始するが、内部当選状態を予告する予告演出として、回転リール4a〜4cの全部又は一部が、変則的に回転した上で正常回転を開始する場合もある。なお、予告演出とは、内部抽選処理の抽選結果を不確定に報知する演出を意味する。
【0030】
このような予告演出時には、表示装置7における画像演出や、LEDランプなどを点滅させるランプ演出や、スピーカを駆動する音声演出の全部又は一部が適宜に選択されて実行される。
【0031】
図1に示す通り、前面パネル2の下方には、メダルを蓄える横長の受け皿19と、払出装置5の払出口5bに連通するメダル導出口20とが設けられている。また、メダル導出口20の左右には、低音用の左右の下側スピーカSPbL,SPbRが配置され、表示装置7の左右にも、上側スピーカSPtL,SPtRが配置されている。ここで、下側スピーカSPbL,SPbRは、重低音を強調した大型スピーカであり、モノラル音の背景音楽(BGM)などを左右同一音量で出力している。
【0032】
一方、上側スピーカSPtL,SPtRは、必要時に、ステレオ音の楽曲や、演出音を出力している。ここで、楽曲には、ステレオ音として出力される背景音が含まれる。また、演出音による予告演出には、上側スピーカSPtL,SPtRについて、一方のスピーカだけの音声出力、水平方向の音声移動、左右方向の音声往復移動などの動作が含まれる。
【0033】
図3に示すように、前面パネル2の裏側には、メダル投入口12に投入されたメダルの選別を行うメダル選別装置21と、メダル選別装置21により不適正と判別されたメダルをメダル導出口20に案内する返却通路22とが設けられている。また、前面パネル2の裏側上部には、演出制御基板60、及び、演出インタフェイス基板61などを収容する基板ケース23が配置されている。そして、メダル選別装置21の上部には、図1に示す各種の遊技部材と主制御基板50との間の信号を中継する遊技中継基板IM1が設けられている。
【0034】
図5は、実施例に係るスロットマシンSLの回路構成を示すブロック図である。図示の通り、このスロットマシンSLは、回転リール4a〜4cを含む各種の遊技部材の動作を制御する主制御基板50と、主制御基板50から受けた制御コマンドCMDに基づいて各種の演出動作を実現する演出制御基板60と、商用電源(100V)を受けて直流電圧(5V,12V,18V,24V,36V)に変換して装置各部に供給する電源基板62(62A,62B)と、を中心に構成されている。
【0035】
図5の下部中央に示す通り、本実施例の電源基板62は、商用電源(100V)を直接受ける第1電源基板62Aと、第1電源基板62Aから交流24Vと直流24Vを受けて、電源リセット信号RES及び電断信号ABN1,ABN2を出力する第2電源基板62Bと、に区分されている。
【0036】
ここで、電源リセット信号RESは、交流電源の投入時に、主制御基板50と演出インタフェイス基板61を含む装置各部に伝送される。一方、電断信号ABN1,ABN2は、交流電源の遮断時に同期して出力され、電断信号ABN1は、主制御基板50に伝送され、電断信号ABN2は、演出インタフェイス基板61に伝送される。
【0037】
図5の上部中央に示す通り、演出インタフェイス基板61は、適宜な中継基板を経由して、電源基板62A,61Bから各種レベルの直流電圧(5VB,12VB,18V,36V)と、電源リセット信号RESと、電断信号ABN2と、を受けている(図5、図7)。
【0038】
また、演出インタフェイス基板61は、適宜な中継基板を経由して、主制御基板50から制御コマンドCMDとストローブ信号STBとを受けている。そして、演出インタフェイス基板61が受けた各種の制御信号(CMD,STB,ABN2)は、直流電圧(5VB,3.3V)と共に、演出制御基板60に転送される。
【0039】
なお、直流電圧3.3Vは、第2電源基板62Bから受ける直流電圧5VBに基づいて、演出インタフェイス基板61のコンバータ回路DC/DCにおいて生成され、演出インタフェイス基板61では、音声プロセッサSDPRと音声メモリSDROMの電源電圧となる(図12参照)。
【0040】
ところで、図5の上部中央に破線で示す通り、演出制御基板60と、演出インタフェイス基板61とは、コネクタ連結によって一体化されている。そして、演出制御基板60のコンピュータ回路GEPRは、表示装置7における画像演出と、スピーカSPt,SPbによる音声演出と、LEDランプなどによるランプ演出を統括的に制御している。
【0041】
すなわち、演出制御基板60には、汎用ワンチップマイコンで実現される制御プロセッサ(コンピュータ回路)GEPRと、制御プロセッサGEPRの制御に基づいて表示装置7における画像演出を実現する画像プロセッサVDP(Video Display Processor )と、コンピュータ回路GEPRのプログラム暴走時に、異常リセット信号ERSTを出力するウォッチドッグタイマWDTと、制御プロセッサGEPRの制御プログラムを記憶する制御メモリPROMと、画像プロセッサVDPの画像基礎データを記憶する画像メモリCGROMと、が搭載されている。
【0042】
一方、演出インタフェイス基板61には、制御プロセッサGEPRの制御に基づいて音声演出を実現する音声プロセッサ(音声合成回路)SDPRと、音声プロセッサSDPRの音源データを記憶する音声メモリSDROMと、音声プロセッサSDPRが出力する音声信号を増幅して出力する第1と第2のデジタルアンプAMP1,AMP2と、直流電圧3.3V及び電源リセット信号RESを受けて音声メモリSDROM、画像プロセッサVDP、及び制御プロセッサGEPRを電源リセットする第1リセット回路RST1と、直流電圧3.3V及び異常リセット信号ERSTを受けて音声プロセッサSDPRを異常リセットする第2リセット回路RST2と、直流電圧をレベル変換させるコンバータ回路DC/DCと、が搭載されている(図12)。
【0043】
図示の通り、第1デジタルアンプAMP1は、上側スピーカSPtL,SPtRを駆動し、第2デジタルアンプAMP2は、下側スピーカSPbL,SPbRを駆動している。
【0044】
また、演出インタフェイス基板61には、回胴LEDドライブ基板DR1や、LED基板DR1や、インバータ基板DR2が接続されており、各基板DR1〜DR3には、LED群や冷陰極線管放電管が接続されている。先に説明した通り、演出制御基板60と、演出インタフェイス基板61とは、コネクタ連結によって一体化されており、演出制御基板60の制御プロセッサGEPRは、LEDランプや冷陰極線管放電管を使用したランプ演出を、画像演出や音声演出と共に、適宜なタイミングで実行している。
【0045】
次に、主制御基板50について説明すると、主制御基板50は、遊技中継基板IM1を通して、スロットマシンの各種遊技部材に接続されている。具体的には、スタートレバー17の始動スイッチ、ストップボタン18a〜18cの停止スイッチ、投入ボタン15,16の投入スイッチ、清算ボタン14の清算スイッチ、前面パネル2の開閉を認識するドアセンサ、上流側センサS0を構成するレバー検知センサ、メダル通過センサS1,S2を構成するフォトインタラプタPH1,PH2、不正メダルの通過を阻止するブロッカーをON/OFF制御するブロッカーソレノイドSL、及び、各種LED素子9〜11などに接続されている。
【0046】
本実施例のメダル選別装置21は、上流側センサS0(レバー検知センサ)と、メダル通過センサS1,S2(フォトインタラプタPH1,PH2)と、ブロッカーソレノイドSLと、を内蔵して構成されており、メダル投入口12に近接して最上流位置に上流側センサS0が配置され、ブロッカーを経由して、その下流位置に一対のメダル通過センサS1,S2が近接して配置されている。
【0047】
上流側センサS0は、具体的には、メダル表面で押圧されて揺動するレバーLVと、レバーLVの揺動に対応してON/OFF動作するフォトインタラプタPHと、を有して構成されている。そして、上流側センサS0は、メダル表面がレバーLVを押圧するメダル通過時にはON状態となり、メダルの通過後にOFF状態に復帰するよう構成されている。
【0048】
ブロッカーは、上記した上流側センサS0の下流位置に配置され、ブロッカーソレノイドSLの通電時にはメダルの通過を許可する導入姿勢となり、非通電時には、メダルの通過を拒否する返却姿勢となる。
【0049】
図5に示す通り、主制御基板50は、回胴中継基板IM2を経由して、回転リール4a〜4cを回転させる3つのステッピングモータ、及び、回転リール4a〜4cの基準位置を検出するためのインデックスセンサに接続されている。そして、ステッピングモータを駆動又は停止させることによって、回転リール4a〜4cの回転動作と、目的位置での停止動作を実現している。
【0050】
また、主制御基板50は、払出中継基板PAYを通してメダル払出装置5にも接続されている。メダル払出装置5には、メダル払出制御基板MEと、メダル満杯センサと、メダル払出センサと、払出モータMとが設けられており、メダル払出制御基板MEは、主制御基板50からの制御コマンドに基づいて払出モータMを回転させて、所定量のメダルを払出している。
【0051】
メダル満杯センサは、補助収納庫にメダルが満杯状態になったオーバーフロー異常を検出し、メダル払出センサは、払出メダル枚数が不足する不足異常や、遊技機による払出動作を伴わない異常払出を検出している。その他、主制御基板50は、外部集中端子板OUTと、回胴設定基板SETにも接続されている。外部集中端子板OUTは、例えばホールコンピュータHCに接続されており、主制御基板50は、外部集中端子板OUTを通して、メダルの投入枚数やメダルの払出枚数などを出力している。
【0052】
また、回胴設定基板SETは、係員が設定キーで設定した設定値を示す設定キー信号などを出力している。ここで、設定値とは、当該遊技機で実行される抽選処理の当選確率などを、設定1から設定6まで6段階で規定するもので、遊技ホールの営業戦略に基づいて適宜に設定される。例えば、最高ランクに設定された遊技機は、メダル払出枚数の期待値が最高レベルであるため、遊技者にとって最も有利である。
【0053】
図6は、主制御基板50の回路構成を図示したものである。図示の通り、主制御基板50は、ワンチップマイコン64と、8bitパラレルデータを入出力するI/Oポート回路65と、ハードウェア的に乱数値を生成するカウンタ回路66と、演出制御基板60などの外部基板とのインタフェイス回路とを中心に構成されている。ここで、ワンチップマイコン64は、Z80相当品のCPUコア64a、ROM、RAMなどの他に、CTC(Counter/Timer Circuit )64bや、割込みコントローラ64cなどを内蔵している。
【0054】
CTC64bは、8bitのカウンタやタイマを集積した回路であり、Z80システムに、周期的割り込みや一定周期のパルス出力作成機能(ビットレートジェネレータ)や時間計測の機能を付与するものである。そこで、本実施例では、CTC64bを利用して、Z80CPU64aに1.5mSの時間間隔τでタイマ割込みを生じさせている。
【0055】
インタフェイス回路としては、電源回路とのインタフェイス回路67、遊技中継基板IM1とのインタフェイス回路68と、回胴モータ駆動回路69と、演出制御基板60とのインタフェイス回路70などが設けられている。そして、電源遮断時(電断時)には、インタフェイス回路67を通して、Z80CPU64aに電圧降下割込みをかけている。
【0056】
インタフェイス回路70は、演出制御基板60に制御コマンドを出力するための8ビットパラレルポートであり、回胴モータ駆動回路69は、回転リール4a〜4cのステッピングモータの駆動信号を生成する回路である。回転リール4a〜4cを回転させる3つのステッピングモータは、各々、2組の駆動巻線を有する二相モータであって、1相励磁と2相励磁とを繰り返す1−2相励磁によって駆動されている。
【0057】
図6に示す通り、主制御基板50のインタフェイス回路68は、遊技中継基板IM1を経由してメダル選別装置21が接続されている。そして、上流側センサS0のセンサ信号S0は、入力回路IN0に入力され、メダル通過センサS1とメダル通過センサS2のセンサ信号S1,S2は、入力回路IN1、IN2に入力されている。また、ブロッカーソレノイドSLの通電状態は、出力回路によって制御されている。
【0058】
図7は、第1電源基板62Aと、第2電源基板62Bと、演出インタフェイス基板61の内部構成を、主に、電源ラインに関して図示したものである。また、図8は、第1電源基板62Aの一部を示す回路図である。
【0059】
先ず、第1電源基板62Aは、入力抵抗R0と入力コンデンサC0によるフィルタ回路と、バリスタ群VR1,VR1,VR2を配置した過電圧対策回路PRTと、コモンモードチョークコイルLLと、コンデンサ列C1,C1,C2とが設けられている。
【0060】
ここで、コモンモードチョークコイルとは、磁心に巻かれた2本のコイル巻線の巻き線方向が、互いに逆方向となっているチョークコイルを言う。そのため、コモンモードのノイズ電流が各巻線に流れと、各ノイズ電流によって発生する磁束の向きが同一方向になり、各巻線に発生する逆起電力が強化されることで、ノイズ電流を抑制する効果が高まる。
【0061】
また、コンデンサ列C1,C1,C2は、フレームグランドFGとAC電源ラインとの間に配置される一対のコンデンサC1,C1と、AC電源ラインの間に配置されるコンデンサC2とで構成されている。そして、コンデンサC1,C1によってコモンモードノイズを吸収し、コンデンサC2及びフィルタ回路C0,R0がノーマルモードノイズを吸収している。
【0062】
過電圧対策回路PRTは、過電圧時に各バリスタVR1,VR2の電気抵抗が急激に低下することで、サージ電圧やその他の過電圧が下流側に及ばないよう機能している。また、3個のバリスタVR1,VR1,VR2が、コンデンサ列C1,C1,C2と同様に配置されていることで、バリスタが通電しない正常時には、キャパシタンス素子として機能して、コモンモードとノーマルモードのノイズ対策としても機能している。
【0063】
第1電源基板の入力部には、このようなノイズ対策が施されているので、商用電源ライン(100V)への伝搬ノイズが効果的に抑制される。そして、コンデンサ列C1,C1,C2の下流側には、降圧トランスが配置されており、AC100VからAC24Vに降圧され第2電源基板62Bに配電される。このAC24Vに基づいて、電源リセット信号RESや電断信号ABN1,ABN2が生成される。
【0064】
一方、AC100Vは、全波整流回路RECTで整流された後、過電流防止回路RUSHを経由して、力率改善回路24に於いて力率が改善される。その後、LLC電流共振型の2つのDC/DCコンバータ25,26によって直流電圧36V,18V,24VA,12VBが生成される。なお、本明細書において、電圧値に付記される記号A,Bは、配電先の回路基板を示しており、付記記号Aが付記された直流電圧は、主制御基板50に配電され、付記記号Bが付記された直流電圧は、演出インタフェイス基板61に配電される。
【0065】
図8は、過電流防止回路RUSHと、力率改善回路24と、LLC電流共振型DC/DCコンバータ(以下、DCコンバータと略すことがある)25,26とを図示した回路図である。なお、LLC電流共振型のDCコンバータ25とDCコンバータ26は、回路構成は同一であり、一方の出力電圧が36V,18Vであるのに対して、他方の出力電圧が24VB,12VBである点が相違するだけであるので(図7参照)、図8にはDCコンバータ26の詳細を記載していない。
【0066】
まず、過電流防止回路RUSHは、電流制限抵抗R0と、スイッチングトランジスタTr0と、半波整流回路と、を中心に構成されている。半波整流回路は、DCコンバータ25と、DCコンバータ26の高周波トランスTF1,TF2に電磁結合されたセンストランスT2、T2’からの高周波電圧を整流して、スイッチングトランジスタTr0のON/OFF状態を制御している。
【0067】
すなわち、電源投入直後は、半波整流回路の出力レベルが低レベルであるので、スイッチングトランジスタTr0は、OFF状態であって、全波整流回路RECTの出力電流が、電流制限抵抗R0を流れることで、ラッシュ電流が抑制される。そして、その後、迅速に半波整流回路の出力レベルが上昇するので、スイッチングトランジスタTr0がON動作して、全波整流回路RECTの出力電流が、全てスイッチングトランジスタTr0を流れる。そのため、電流制限抵抗R0における電力消費が継続されることはない。
【0068】
力率改善回路24は、その要部を図9に示す通り、専用の電子素子(IC)PFCと、チョークコイルL1と、スイッチングトランジスタTr1と、電流検出抵抗RS1,RS2と、整流電圧の検出抵抗RV1,RV2と、抵抗R1及びコンデンサC1が直列接続されたスナバ回路と、ダイオードD1及びコンデンサC2による平滑回路と、出力電圧の検出抵抗RO1,RO2と、を有して構成され、図9(b)に示すように、電流連続モードで動作している。
【0069】
電子素子PFCは、電流検出部(IL Dect )と、乗算器(multiplier)と、スイッチング周波数60kHz程度のノコギリ波発生部(Saw tooth OSC )と、PWM波を出力するコンパレータ(PWM Com )と、ドライバ部Drと、を有して構成されている。そして、検出抵抗RV1,RV2で特定される整流電圧と、検出抵抗RV1,RV2によって特定される整流電流と、検出抵抗RO1,RO2で特定される出力電圧とに基づいて、スイッチング周波数60kHz程度のPWM波を出力している。
【0070】
その結果、スイッチングトランジスタTr1が、適度な導通時間でON/OFF動作することになり、トランジスタTr1のON電流がチョークコイルL1で平滑されることで、図9(b)に示すような力率改善されたコイル電流となる。また、全波整流回路だけの場合のようなスパイク状の通電電流が整流ダイオードに流れないので、スパイク状の通電電流の高調波が、電源回路のノイズ源となることもない。
【0071】
但し、力率改善回路24を設けることで、トランジスタTr1には、スイッチング周波数のON電流が流れるので(図9(b)のドレイン電位参照)、このON電流(PWM波)がノイズ源となるおそれもある。そこで、本実施例では、トランジスタのドレインソース間に、抵抗R1及びコンデンサC1によるスナバ回路を設けることで、高周波ノイズの発生を効果的に抑制している。
【0072】
続いて、LLC電流共振型のDCコンバータ25,26について説明する。ここで、LLC電流共振型のDCコンバータとは、高周波トランスTF1,TF2の励磁インダクタンスLm及び漏れインダクタンスLr(図11参照)と、共振用のコンデンサCrとで、直列共振回路を形成したDCコンバータである。そして、ハーフブリッジ型又はフルブリッジ型に配置されたスイッチングトランジスタを、LLC共振回路で最適にON/OFFし、高周波トランスTF1,TF2の出力側に設けた整流回路から直流電圧を得ている。
【0073】
具体的な回路構成は、DCコンバータ25に関して、図8に示す通りであり、図示のDCコンバータ25は、専用の電子素子(IC)LLCと、非対称ハーフブリッジ型に配置されたスイッチングトランジスタTr2,Tr3と、高周波トランスTF1の一次側T1及び二次側T5,T6と、二つの整流回路と、を中心に構成されている。なお、専用IC(LLC)の内部構成は、図10の通りである。
【0074】
整流回路は、高周波トランスTF1の二次側T5,T6に発生する高周波電圧を受ける整流ダイオードD10,D11,D12,D13による第1全波整流回路と、高周波トランスTF1の二次側T5,T6に発生する高周波電圧を受ける整流ダイオードD12,D13による第2全波整流回路とに区分されている。そして、ブリッジ型の第1全波整流回路からは、DC36Vが出力され、第2全波整流回路からは、DC18Vが出力されるよう構成されている。
【0075】
動作内容は、原理図に関して、図11(a)〜図11(j)に示す通りである。図示の通り、高周波トランスTF1は、等価回路として、漏れインダクタンスLrと、励磁インダクタンスLmの直列接続状態であり、理想トランス一次側の一次電流I2,I3に対応して、理想トランスの二次側には、巻数比N2に応じた二次電流(負荷電流)Ioが流れる。
【0076】
図示の通り、Tr2=ON、Tr3=OFFの図11(a)及び図11(j)の動作状態において、一次回路にLC共振電流I2が流れ、巻き数比N2に応じた二次電流Ioが二次回路に流れる。また、Tr2=OFF、Tr3=ONの図11(e)及び図11(f)の動作状態において、一次回路にLC共振電流I3が流れ、巻き数比N2に応じた二次電流Ioが二次回路に流れる。そして、各動作状態において、全波整流回路が機能することで、所定レベルのDC電圧が生成される。
【0077】
以上、図7に示す第1電源基板62AのDCコンバータ25,26について説明したので、続いて、図7に基づいて、第2電源基板62Bについて説明する。図示の通り、第2電源基板62Bは、第1電源基板から直流24Vを受けて、各レベルの直流電圧12VA,5VA,5VBを生成するDC/DCコンバータ27A〜27Cと、DC/DCコンバータ27A〜27Cの出力電圧の対応する検出電圧を受けて、何れかの出力電圧の異常を検知する電圧降下検出部28と、第1電源基板29AからAC24Vを受けて電源投入及び電源遮断を検出するAC監視回路29と、電源投入状態の検出回路30と、電流遮断状態の検出回路31とを有して構成されている。
【0078】
AC監視回路29は、AC24を受ける整流回路と、フォトカプラとを有して構成され、整流回路の直流出力がフォトダイオードをON動作させるようになっている。したがって、電源投入時には、フォトトランジスタが迅速にON動作し、電源遮断時には、フォトトランジスタが迅速にOFF動作する。そして、検出回路30は、フォトトランジスタのON遷移動作に対応して電源リセット信号RESを出力し、検出回路31は、フォトトランジスタのOFF遷移動作に対応して、電断信号ABN1,ABN2を出力する。
【0079】
図7の最下部には、演出インタフェイス基板61の一部が記載されている。図示の通り、演出インタフェイス基板61は、第2電源基板62Bから電断信号ANB2と、電源リセット信号RESと、直流電圧5VBを受け、第1電源基板62Aから直流電圧12VB,18V,5VBを受けるよう構成されている。
【0080】
図12(a)は、演出インタフェイス基板61の機能を説明する回路図である。図12(a)に示す通り、演出インタフェイス基板61は、第2電源基板62Bから受けたDC5VBを受けて、DC3.3VとDC1.0Vを生成するDC/DCコンバータ32A,32Bと、第1リセット回路RST1と、第2リセット回路RST2と、制御プロセッサGEPRの制御に基づいて音声演出を実現する音声プロセッサ(音声合成回路)SDPRと、音声プロセッサSDPRの音源データを記憶する音声メモリSDROMとが示されている。
【0081】
なお、音声メモリSDROMには、音源データとして、一連の背景音楽の一曲分(BGM)や、ひと纏まりの予告音などの演出音が、各々、フレーズ番号に対応してフレーズ圧縮データとして記憶されている。
【0082】
第1リセット回路RST1は、直流電圧3.3V及び電源リセット信号RESを受けて、音声メモリSDROMと、画像プロセッサVDPと、制御プロセッサGEPRとを電源リセットしている(図5参照)。また、第2リセット回路RST2は、直流電圧3.3V及び異常リセット信号ERSTを受けて、音声プロセッサSDPRを異常リセットしている。先に説明した通り、異常リセット信号ERSTは、制御プロセッサGEPRがプログラム暴走したことを示すウォッチドッグタイマWDTからの出力信号である。
【0083】
第1と第2のリセット回路RST1,RST2は、コンデンサCd1,Cd2を除いて同一回路であり、直流電圧VDDを分圧する分圧抵抗R10,R11と、コンパレータCMPと、遅延回路Delyと、遅延時間(リセット期間T1,T2)を規定するコンデンサCd1,Cd2と、コンプリメンタリ接続された出力トランジスタCMOSと、を有して構成されている。
【0084】
第1リセット回路RST1の場合、遅延回路Delyには、第2電源基板62Bから受けた電源リセット信号RESが供給されている。そして、図12(b)のタイムチャートに示す通り、電源リセット信号RESがLレベルからHレベルに遷移した後、コンデンサCd1で規定されるリセット期間T1、Lレベルを維持するリセット信号RESET1が出力される。
【0085】
また、直流電圧VDDが規定レベルを超える場合にも、同じリセット期間T1を有するリセット信号RESET1が出力される。本実施例の場合、直流電圧VDDが規定レベルを超えるタイミングと、電源リセット信号RESがHレベルに遷移するタイミングは、互いに近接しているので、何れか遅いタイミングから、所定のリセット期間T1の間、Lレベルを維持するリセット信号RESET1が出力されることになる。
【0086】
本実施例の場合、直流電圧VDD=3.3Vは、音声プロセッサSDPRと、音声メモリSDROMの電源電圧であり、また、リセット信号RESET1のリセット期間T1は、1〜5μS程度である。したがって、音声メモリSDROMに、正規レベルの電源電圧3.3Vが供給された後、1〜5μS程度のリセット期間T1を経て、音声メモリSDROMは、起動開始状態となる。
【0087】
次に、第2リセット回路RST2は、直流電圧VDD=3.3Vが規定レベルを超えると、所定のリセット期間T2を有するリセット信号RESET2が出力される。リセット期間T2は、リセット期間T1の3倍以上に設定されており、好適には7〜15μS程度である。
【0088】
本実施例の場合、音声プロセッサSDPRの電源電圧は、3.3Vと1.0Vであるが、二つの直流電圧は、近接したタイミングで規定レベルに達するので、音声プロセッサSDPRの電源電圧3.3V,1.0Vが規定レベルに達した後、音声メモリSDROMが起動開始状態に至った後に、音声プロセッサSDPRが起動されることになる。そのため、起動した音声プロセッサSDPRが、その後、直ちに、音声メモリSDROMをアクセスしてもトラブルが生じることがない。
【0089】
また、第2リセット回路RST2の遅延回路Delyには、演出制御基板60から受けた異常リセット信号ERSTが供給されている。したがって、制御プロセッサGEPRがプログラム暴走したような場合には、音声プロセッサSDPRも、異常リセット信号ERSTに基づき、制御プロセッサGEPRや画像プロセッサVDPと共に異常リセットされることになる。そのため、制御プロセッサGEPRによる画像演出、ランプ演出、及び音声演出は、同期して初期状態に戻ることになり、不自然な演出が継続されることがない。
【0090】
図13は、シーケンシャルアクセス方式の音声メモリSDROMの内部構成(図13(a))と、音声プロセッサSDPRが音声メモリSDROMをアクセス(メモリリード)する場合のタイムチャート(図13(b))である。なお、ここでシーケンシャルアクセスとは、メモリリード時に、先頭アドレスを音声メモリSDROMに伝送した後は、先頭アドレスに続く一連のデータを一気に読み出す動作を言う。
【0091】
図12に示す通り、音声プロセッサSDPRと、音声メモリSDROMは、16ビット長のI/Oバスと、コマンドラッチイネイブル信号CLEと、チップイネイブル信号CEと、ライトイネイブル信号WEと、アドレスラッチイネイブル信号ALEと、リードイネイブル信号REと、レディ・ビジー信号RBとで接続されている。
【0092】
I/Oバスは、アドレス情報の送信と、16ビットデータの送受信に使用される。メモリリード動作において、音声プロセッサSDPRは、先ず、コマンドラッチイネイブル信号CLEに同期して、コマンドデータ(例えば0000H)を出力した後、所定のインターバルを挟んで、ライトイネイブル信号WEに同期して、音声データの読み出し動作の先頭アドレスを16ビットずつ順番に出力する(Address Write サイクル)。
【0093】
次に、音声プロセッサSDPRは、リードイネイブル信号REの出力動作を、所定の時間間隔で繰り返すことで、先頭アドレス以降の音声データをシーケンシャルアクセスする。本実施例の場合、音声メモリSDROMは、N*16ビット長で1ページを構成し、Mページで1ブロックを構成している。
【0094】
そして、リードイネイブル信号REの出力動作を繰り返すことで、最高、1ブロック分のメモリリード動作を実現できるよう構成されている。本実施例では、1ブロックが、M*N*16ビット長であり、この大量の音声データをアドレス情報の伝送なく一気に取得できる利点がある。したがって、長時間の演出音についても迅速に取得することができる。
【0095】
図14(a)は、音声プロセッサSDPRの概略内部構成と、制御プロセッサGEPR(ホストCPU)と、音声メモリSDROMと、デジタルアンプAMPとの接続関係を図示したものである。また、図15は、音声合成回路の内部構成をより詳細に図示したものである。
【0096】
図14(a)に示す通り、音声プロセッサSDPRは、制御プロセッサGEPRからアクセスされる多数の音声制御レジスタ51(RGi,RSj)と、音声再生動作を統括的に制御するサウンドコントロールモジュール52と、音声メモリSDROMから読み出されたフレーズ圧縮データをデコード(decode)すると共に、複数のフレーズ再生チャンネルCH0〜CH15のデコードデータを適宜な音量比率で混合させるメインジェネレータ53と、デジタルフィルタ処理によって所望の周波数特性を実現するイコライザ機能や入出力ゲイン特性を変化させるコンプレッサ機能を実現するエフェクト部54と、最終音量を規定するトータルボリュームTVと、シリアル伝送用の4種類の信号SCLK,LRCLK,SDO0,SDO1を生成するデジタルIF部55と、を備えて構成されている。
【0097】
音声制御レジスタ51は、音声プロセッサSDPRを意図した通りに機能させるために、制御プロセッサGEPRがWrite 処理する書込みレジスタRGiと、音声プロセッサSDPRの動作状態を把握するために、制御プロセッサGEPRがRead処理する読出しレジスタRSjと、に区分されている。
【0098】
各音声制御レジスタ51には1バイト長のレジスタアドレスが付与されており、書込みレジスタRGiには、1バイト長の動作パラメータ(設定値)が書込み可能であり、読出しレジスタRSjからは、1バイト長のステイタス情報が取得可能に構成されている。そして、制御プロセッサGEPRが、書込みレジスタRGiをリードアクセスする場合には、レジスタアドレス+動作パラメータの2バイト長の音声コマンドSNDが、制御プロセッサGEPRから音声プロセッサSDPRに送信される。
【0099】
なお、書込みレジスタRGiへの書込みデータ(設定値)には、(1)再生すべきBGM音や演出音を特定するフレーズ番号、(2)その再生音のボリューム(V1,V2)指示、(3)再生回数を規定するループ指示、(4)再生開始や一時停止などの動作指示、(5)上下スピーカや左右スピーカの音量バランスであるパンポットの指示、(6)最終的なボリューム(TV)指示などが含まれている。
【0100】
図14に示す通り、音声プロセッサSDPRは、3.3Vと1.0Vの電源電圧で機能しており、リセット回路RST2からリセット期間T2のリセット信号RESET2を受けて初期状態にリセットされる。先に説明した通り、リセット回路RST2は、電源電圧3.3Vと異常リセット信号ERSTとに基づいて機能するので、音声プロセッサSDPRは、電源投入時だけでなく、制御プロセッサGEPRの異常時には、制御プロセッサGEPRと同期してリセットされる。
【0101】
次に、図12に戻って、制御プロセッサGEPRと音声プロセッサSDPRとの接続関係を説明する。図12に示す通り、制御プロセッサGEPRと音声プロセッサSDPRは、1バイトデータを送受信可能なパラレル信号線(データバス)CD0〜CD7と、動作管理データを送信可能な2ビット長の動作管理データ線(アドレスバス)A0〜A1と、読み書き(read/write)動作を制御可能な2ビット長の制御信号線WR,RDと、音声プロセッサSDPRを選択するチップセレクト信号線CSとで接続されている。
【0102】
パラレル信号線CD0〜CD7は、制御プロセッサGEPRのデータバスで実現され、また、動作管理データ線A0〜A1は、制御プロセッサGEPRのアドレスバスで実現されている。そして、音声プロセッサSDPRには、上位6ビットが共通し、下位2ビットが00,01,10となる3個のポート番号PORTが付与されており、制御プロセッサGEPRが、これらのポート番号PORTに対するI/OREAD命令や、I/OWRITE命令を実行すると、何れの場合も、チップセレクト信号CSがアクティブレベルになるよう回路構成されている。
【0103】
そして、I/OREAD命令や、I/OWRITE命令の実行時にアドレスバスの下位2ビットA0〜A1に出力されるデータは、音声プロセッサSDPRに対する動作管理データA0〜A1となり、この2ビットA0〜A1に基づいて、その時のデータバスCD0〜CD7の1バイトデータが、レジスタアドレスであるか、それとも、書込みデータ又は読み出しデータであるかが特定されるようになっている。
【0104】
すなわち、アドレスデータA0〜A1が、[00]であれば、そのタイミングのデータバスのデータCD0〜CD7が、レジスタアドレスと評価され、一方、アドレスデータA0〜A1が[01]であれば、そのタイミングのデータバスのデータCD0〜CD7が、書込みデータ又は読み出しデータとなる。なお、I/OREAD命令を実行した場合が読み出しデータ、I/OWRITE命令を実行した場合が書込みデータである。
【0105】
したがって、所定の設定値を、所定の音声制御レジスタRGiに書込む音声コマンドSNDの送信動作(ライト動作)は、図12(c)のタイムチャートに示す通りとなり、音声プロセッサSDPRのポート番号PORTの下位2ビットA0,A1を推移させつつ、I/OWRITE命令を連続的に実行することで実現される。具体的には、アドレスデータの下位2ビットA0〜A1を、[00]→[01]と推移させる一方で、データバスの1バイトデータを、[音声制御レジスタRGiのレジスタアドレス]→[音声制御レジスタRGiへの書込みデータ]と推移させることで、所定の音声コマンドSNDの送信動作が実現される。
【0106】
SAC番号(13ビット)やシーケンスコード番号(13ビット)、及び、これに付随する制御データ(待機情報やループ情報など)を送信する場合のように、書込みデータが複数バイト長であって、制御レジタのレジスタアドレスが連続する場合には、[01]の動作管理データA0〜A1を、[00]→[01]→[01]→[01]と繰り返しつつ、複数バイトの書込みデータを送信する。
【0107】
このようにして送信された音声コマンドは、通信異常がない限り、その後、音声プロセッサSDPR内部で実効化される。但し、複数バイト長のデータが互いに整合しないなど、通信異常が認められる場合には、その音声コマンドSNDが実効化させることはない。そして、音声制御レジスタRSjのエラーフラグがセットされるが、このエラーフラグ(ステイタス情報STS)は、アドレスバスの動作管理データA0〜A1を、[01=1]から[10=2]に推移させたI/OREAD命令の実行によって受信することができる(図12(e)参照)。
【0108】
このように、この実施例では、動作管理データA0〜A1を、[00]→[01]→・・・[01]→[10]と推移させる最終サイクルにおいて、複数ビット長のエラー情報(異常時はFFH)を取得することができる。そして、正当にパラレル送信できなかった音声コマンドSNDを再送することで、音声演出を適切に進行させることができる。したがって、本実施例の構成によれば、音声演出が突然、途絶えるような不自然さを確実に解消されることができる。
【0109】
一方、I/OREAD動作によるデータ読み込み動作は、図12(d)のタイムチャートに示す通りであり、音声プロセッサSDPRのポート番号PORTの下位2ビットA0,A1を推移させつつ、I/OWRITE命令と、I/OREAD命令を連続的に実行することで実現される。ここで、ポート番号PORTの上位6ビットは、音声プロセッサSDPRのチップセレクト信号を生成して、音声プロセッサSDPRに対するI/OWRITE命令と、I/OREADを可能にする。
【0110】
具体的に確認すると、先ず、I/OWRITE動作として、アドレスデータの下位2ビットA0〜A1が[00]となるポート番号PORTに対して、[動作ステイタスなどを記憶する音声制御レジスタRSjのレジスタアドレス(1バイト長)]を出力する。次に、アドレスデータの下位2ビットA0〜A1が[01]となるポート番号PORTに対して、I/OREAD命令を実行すれば、所定の音声制御レジスタから動作ステイタスなどの必要データを取得することができる。なお、読み出しデータが複数バイト長の場合には、必要バイト数だけI/OREAD命令を連続させる。
【0111】
図14に示す通り、以上のような構成を有する音声プロセッサSDPRが再生した音声は、音声プロセッサSDPRのデジタル音声信号として、4ビット信号(SCLK,LRO,SDO0,SDO1)の形式で、デジタルアンプAMP1,AMP2に伝送され、各デジタルアンプでD級増幅され、アナログ音声信号として、各スピーカに供給される。具体的には、デジタルアンプAMP2の増幅出力(アナログ音声信号)は、低音用の下側スピーカSPbL,SPbRに供給されており、デジタルアンプAMP1の増幅出力(アナログ音声信号)は、上側スピーカSPtL,SPtR供給されている。
【0112】
図14(a)や図15に示す通り、メインジェネレータ53は、独立してデコード処理が可能な16個のフレーズ再生チャンネル(CH0〜CH15)に区分されたデコーダ60と、一次ボリュームV1、二次ボリュームV2、及び、パンポット部を有して音声ボリュームや音量バランスを調整可能なチャンネルボリュームと、16個のフレーズ再生チャンネル(CH0〜CH15)の音声を混合するチャンネルミックス部61と、を有して構成されている。
【0113】
図15に示す通り、フレーズ再生チャンネル(CH0〜CH15)毎に、L0信号、R0信号、R1信号、及び、L1信号が出力されるが、これら4種類(合計16×4個)の信号は、チャンネルミックス部61で混合されて、混合L0信号、混合R0信号、混合R1信号、及び、混合L1信号として出力される。
【0114】
ここで、混合L0信号は、最終的に左側の上側スピーカSPtLに供給され、混合R0信号は、最終的に右側の上側スピーカSPtRに供給され、混合R1信号と混合L1信号は、最終的に、下側スピーカSPbL,SPbRに供給される。なお、この段階では、各信号(L0,R0,R1,L1)は、何れもデジタルデータである。
【0115】
本実施例の場合、(1)フレーズ番号の指定、(2)ボリューム(V1/V2)指示、(3)ループ指示、(4)動作指示、(5)音声遷移態様の指示、及び(6)パンポット指示は、全て、デコーダ60のフレーズ再生チャンネルCH0〜CH15を指定して行われるよう構成されている。そのため、フレーズ再生チャンネルCH0〜CH15に対応して、最高16種類のフレーズ圧縮データが、各々、上記の指示(1)〜(6)に基づいて独立して再生され、チャンネルミックス部61でミキシングされて出力されることになる。
【0116】
ところで、サウンドコントロールモジュール52は、制御レジスタRGiに書込まれた制御プロセッサGEPRからの個々の指示に基づいて、指示毎に装置各部を機能させるが、制御プロセッサGEPRの制御動作を簡素化するべく、本実施例の音声プロセッサSDPRには、シンプルアクセス機能やシーケンサ機能が設けられている。
【0117】
ここで、シンプルアクセス機能とは、外部メモリ(具体的には音声メモリSDROM)に予め登録しておいた一群の音声コマンド列(レジスタアドレス+設定値)を、これに対応する複数の制御レジスタRGiに書込む機能である。なお、シンプルアクセス機能を実効化するには、制御プロセッサGEPRは、一群の音声コマンド列を特定するSAC番号と、専用の制御レジスタのレジスタアドレスとを含んだ2バイト長の音声コマンドを音声プロセッサSDPRに送信すれば足りる。
【0118】
また、シーケンサ機能も同様であり、音声メモリSDROMに予め登録しておいた複数群の音声コマンド列(レジスタアドレス+設定値)を、これに対応する複数の制御レジスタRGiに、一群の音声コマンド列ごとに書込む機能である。そして、一群の音声コマンド列を書込んだ後、待機時間を経て、次の一群の音声コマンド列を書込むなどの動作を実行させることで、複数のフレーズ再生やボリューム/パンなどの機能を、次々と実行することが可能となる。このシーケンサ機能を実効化させる場合も、一群の音声コマンド列を特定するシーケンスコード番号と、専用の制御レジスタのレジスタアドレスとを含んだ複数バイト長の音声コマンドを音声プロセッサSDPRに送信すれば足りる。
【0119】
先に説明した通り、メインジェネレータ53は、複数のフレーズ再生チャンネルに区分されたデコーダ60と、一次ボリューム部V1と二次ボリューム部V2を有するチャンネルボリュームと、を有して構成されている(図15参照)。そこで、このような構成に対応して、本実施例の制御プロセッサGEPRは、BGM音の再生には、フレーズ再生チャンネルCH0〜CH1のデコーダを使用し、演出音の再生には、13個のフレーズ再生チャンネルCH2〜CH14の何れか空き状態のデコーダを使用し、重大な異常事態の発生を報知する音声報知には、フレーズ再生チャンネルCH15のデコーダを使用するようにしている。
【0120】
そして、音声演出を実現するフレーズ再生チャンネルCH0〜CH14の一次ボリュームV1の音量バランスを適宜に設定することで、効果的な音声演出を実現している。具体的には、演出音の出力時には、BGM音の音量を抑制することで、演出音の聞き漏らしを防止している。本実施例において、演出音とは、例えば、一連の変動動作中に大当り状態に移行する可能性があることを所定の信頼度(≦100%)で予告する予告音であり、フレーズ再生チャンネルCH0〜CH14の一次ボリュームV1の音量バランスを適宜に設定することで、遊技者にとって重要な予告音が、大音量のBGM音に隠れてしまうおそれが解消される。
【0121】
また、本実施例では、フレーズ再生チャンネル毎に上下パンポットの設定が可能であるので、制御プロセッサGEPRは、上側スピーカと下側スピーカとの位置関係に基づいて、上側スピーカの方がやや大音量となるよう、全てのフレーズ再生チャンネルについて音量バランスを設定している。具体的には、全てのフレーズ再生チャンネルについて、上下パンポット設定を適宜な音量比とするべく、上下パンポット用の制御レジスタに適宜な動作パラメータを書込んで、上下パンポット比を、例えば、+2dB:−2bBに設定している(図15)。
【0122】
また、本実施例では、フレーズ再生チャンネル毎に左右パンポットの設定が可能であるので、ステレオ音を再生する場合には、隣接する一対のフレーズ再生チャンネルCHi,CHi+1を使用すると共に、フレーズ再生チャンネルCHi,CHi+1において、左右パンポット比を適切に設定している。
【0123】
例えば、背景音楽については、フレーズ再生チャンネルCH0,CH1を使用しており、CH0のL0信号(左側音声)を、左側の上側スピーカSPtLに供給するべく、フレーズ再生チャンネルCH0の左右パンポット比L0:R0を、0dB:−∞dBに設定している。また、CH1のR0信号(右側音声)を、右側の上側スピーカSPtRに供給するべく、フレーズ再生チャンネルCH1の左右パンポット比L0:R0を、−∞dB:0dB:に設定している。
【0124】
なお、CH0の左右パンポット比L1:R1と、CH1の左右パンポット比L1:R1は、均等比0dB:0dBであるので、CH0で再生された左側音声と、CH1で再生された右側音声は、チャンネルミックス部61で、CH0のL1出力とCH1のL1出力が混合されることでモノラル音の背景音楽L1となる。同様に、CH0で再生された左側音声と、CH1で再生された右側音声は、チャンネルミックス部61で、CH0のR1出力とCH1のR1出力が混合されることでモノラル音の背景音楽R1となる。
【0125】
また、本実施例では、フレーズ再生チャンネル毎に左右パンポットの設定が可能であるので、制御プロセッサGEPRは、予告演出の一環として、フレーズ再生チャンネルCH2〜CH14の再生音について、時として、L0信号とR0信号の音量バランスを相違させている。この場合、上部左右のスピーカから聞こえる予告音を、例えば、左から右に移動させたり(右方向にパン)、逆に、右から左に移動させたりすることができる(左方向にパン)。
【0126】
図15に示すように、チャンネルミックス61の出力信号(混合L0,混合R0,混合L1,混合R1)は、エフェクト部54において、制御レジスタ51に規定された動作パラメータに基づくデジタルフィルタ処理がされた後、トータルボリューム部TVに供給される。
【0127】
ここで、トータルボリューム値TVは、対応する制御レジスタ51に書込まれる動作パラメータで規定されるが、この動作パラメータは、本実施例では、原則として、係員が操作する設定スイッチに基づいて規定される。但し、遊技者が遊技動作中(但し、音声演出待機中)に、音量スイッチを操作した場合には、その設定値に基づいてトータルボリュームTVが規定される。
【0128】
トータルボリューム部TVを経過した音声信号(PCMデータ)混合L0,混合R0,混合L1,混合R1は、出力バッファBUFに格納され、デジタルIF部55に基づいて2種類のシリアル信号SDO0,SDO1に変換される。ここで、シリアル信号SDO0は、遊技機上部に配置された左右スピーカを駆動するステレオ信号R,Lに関するPCMデータを特定するシリアル信号であり、シリアル信号SDO1は、遊技機下部に配置された重低音スピーカを駆動するモノラル信号に関するPCMデータと特定するシリアル信号である。
【0129】
そして、これらのシリアル信号SDO0,SDO1は、ビットクロック信号BCOに同期してデジタルIF部55から出力される。また、デジタルIF部55からは、ワードクロック信号LROが出力されて、現在送信中のシリアル信号SDO0,SDO1の内容が、左側信号L0,L1であるか、右側信号R0,R1であるかが特定されるようになっている。
【0130】
図14(b)に示す通り、これらの信号SDO0,SDO1,BCO,LROは、デジタルアンプAMP1,AMP2に伝送されるが、例えば、YDA171(YAMAHA)のデジタルアンプAMPを使用すると仮定して評価すると、ビットクロック信号BCOは、シリアルクロックSCLKを意味し、ワードクロック信号LROは、チャンネル制御信号LRCLKを意味し、シリアル信号SDO0,SDO1は、SDATA0,SDATA1を意味することになる。
【0131】
音声プロセッサSDPRの動作は、図14(b)に示す通りであり、ワードクロック信号LRO(チャンネル制御信号LRCLK)をLレベルに維持した状態で、左チャンネルの音声信号L0,L1を伝送し、ワードクロック信号LRO(チャンネル制御信号LRCLK)をHレベルに維持した状態で、右チャンネルの音声信号R0,R1を伝送する。このように本実施例では、4種類の音声信号R0,R1,L0,L1を4本のケーブルで伝送可能であるので、最小のケーブル本数によってノイズによる音声劣化のない信号伝達が可能となる。
【0132】
シリアル信号SDO0,SDO1は、ビットクロック信号BCO(シリアルクロック信号SCLK)の立上りエッジに同期して、デジタルアンプAMPに取得される。そして、デジタルアンプAMP内部で、所定ビット長毎にパラレル変換され、DA変換後にD級増幅されて各スピーカに供給されている。
【0133】
図17と図18は、デジタルアンプとしてYDA171(YAMAHA)を使用した場合を示している。図示の通り、デジタルアンプAMP1,AMP2は、左(L)チャンネル用と右(R)チャンネル用の同一特性のD級アンプが各々2個内蔵されている。
【0134】
そして、図16に示すデジタルアンプAMP1では、シリアルクロック信号SCLK(BCO)と、音声シリアル信号SDATA0(SDO0)と、チャンネル制御信号LRCLK(LRO)を受けることで、左チャンネルの音声信号L0と、右チャンネルの音声信号R0とを切り分けてアナログ信号として別々に出力している。
【0135】
一方、図17に示すデジタルアンプAMP2では、シリアルクロック信号SCLK(BCO)と、音声シリアル信号SDATA0及びSDATA1(何れもSDO1)と、チャンネル制御信号LRCLK(LRO)と、を受けることで、左チャンネルの音声信号L0,L1と、右チャンネルの音声信号R0,R1とを切り分けてアナログ信号として別々に出力している。
【0136】
図示の通り、シリアル信号SDO1は、音声シリアル信号SDATA0、及び、音声シリアル信号SDATA1として供給される。また、本実施例では、L1信号とR1信号に対する左右パンポット比が、全ての再生チャンネルにおいて均等比0dB:0dBであるので(図15参照)、チャンネルミックス部61で混合された後の混合L1信号と、混合R1信号は、左右同一音量、左右同一音質のモノラル音となっている。
【0137】
この混合L1と混合R1は、左右スピーカ用のシリアル信号SDO1として伝送され、図17のように回路接続されたデジタルアンプAMP2に供給されている。したがって、デジタルアンプAMP2の4系統の内部回路(L0ch,L1ch,R0ch,R1ch )から出力される信号は、全て同一音声となる。
【0138】
図16に示すように、デジタルアンプAMP1では、4系統の内部回路(L0ch,L1ch,R0ch,R1ch )のうち、2系統の内部回路だけた機能し、左側の上側スピーカSPtLに伝送される音声信号L0と、右側の上側スピーカSPtRに伝送される音声信号R0が、各々、デジタルアンプAMP1から出力される。
【0139】
デジタルアンプAMP1の出力側には、コモンモードチョークコイルCHL1と、コンデンサ列C10,C11,C12と、で構成されたLCフィルタが配置されている。出願人は、これまで、デジタルアンプの出力側に、フェライトコアや、バリスタを使用してきた(特許文献2)。しかし、この構成では、商用電源ラインへの伝搬ノイズを、効果的に抑制できないとの知見のもと、実験を繰り返した結果、上記の構成を完成させた。
【0140】
ここで、コモンモードチョークコイルとは、フェライトコアに2本のコイル巻線を巻いた4端子構造であって、一対の巻線の巻き線方向が逆方向となっている。そのため、コモンモードのノイズ電流が各巻線に流れと、各ノイズ電流によって発生する磁束の向きが同一方向になり、各巻線に発生する逆起電力が強化されることで、ノイズ電流を抑制する効果が高まる(図16(b)参照)。
【0141】
一方、差動方向の差動電流に対しては、各巻線の差動電流によって発生する磁束の向きが逆方向になるため、各巻線に発生する逆起電力がキャンセルされてインダクタとして機能せず、差動電流を何ら阻害しない。すなわち、実施例のチョークコイルCHL1は、コンデンサ列C10,C11,C12と協働して、デジタルアンプAMP1から出力信号を平滑化するだけでなく、コモンモードのノイズを抑止して、商用電源ラインへの伝搬ノイズを効果的に抑制している。
【0142】
以下、デジタルアンプAMP1から出力信号を平滑化するLCフィルタについて図16(c)と図18に基づいて説明する。図16(c)に示す通り、デジタルアンプAMPの出力側には、CMOS構造を構成するトランジスタ群Q1,Q2が、上下一対に配置されている。そして、図16(c)では、上側のトランジスタ群Q1,Q2の接続点OUTPL0と、下側のトランジスタ群Q1,Q2の接続点OUTML0との間に、コモンモードチョークコイルCHL1が接続されている。
【0143】
また、コモンモードチョークコイルCHL1の2つの出力端子の間にコンデンサC10が配置され、チョークコイルCHL1の2つの出力端子とグランド間には、各々、コンデンサC11とC12が配置されることで、LCフィルタを実現している。各素子の回路常数は、デジタルアンプの内部動作を規定するスイッチング周波数Fs(250KHz〜1.5MHz)に基づいて、個々的に設定されるが、典型的には、10〜30μHのコモンモードチョークコイルCHL1と、0.05〜0.2μFのコンデンサC11,C12(C11=C12)と、コンデンサC11,C12の2〜3倍程度の静電容量を有するコンデンサC10と、を使用するのが良いと結論している。
【0144】
以下、デジタルアンプAMP1,AMP2の内部では、音声プロセッサSDPRから受けるデジタル音声信号L0,R0に基づいて、PWM波のデュティ比τが変化するが、このPWM波に基づいて、上側のトランジスタ群Q1,Q2と、下側のトランジスタ群Q1,Q2の各トランジスタがON/OFF駆動される。
【0145】
図16(c)は、周波数FsのPWM波のデュティ比τが50%の場合であり、PWM波がHレベルの場合(左側)には、上側のトランジスタ群のトランジスタQ2と、下側のトランジスタ群のトランジスタQ1とがON動作する。そのため、コンデンサC11が充電されることで、コンデンサC11とグランドとの電位差が上昇傾向となり、一方、コンデンサC12の電荷が放電されることで、コンデンサC12とグランドとの電位差が減少傾向となる。
【0146】
次に、PWM波がLレベルの場合(右側)には、上側のトランジスタ群のトランジスタQ1と、下側のトランジスタ群のトランジスタQ2とがON動作する。そのため、コンデンサC12が充電されることで、コンデンサC12とグランドとの電位差が上昇傾向となり、一方、コンデンサC11の電荷が放電されることで、コンデンサC11とグランドとの電位差が減少傾向となる。
【0147】
PWM波のデュティ比τが50%の場合には、図16(c)の左側の動作時間と、図16(c)の右側の動作時間が同じであるので、平均的には、コンデンサC11とコンデンサC12のグランドとの電位差が双方同じとなり、コンデンサC10の両端電圧は0Vとなり、スピーカに音声電流が流れることはない。なお、コモンモードチョークコイルCHL1を通過したコモンモードのノイズ電流が存在したとしても、コモンモード電流は、同一の静電容量を有するコンデンサC11,C12を充電することになるので、コンデンサC10の両端電圧に影響を与えず、スピーカに向かう音声電流には重畳されない。
【0148】
続いて、図18(a)に基づいて、PWM波のデュティ比τが50%より高い場合の動作を説明する。この場合には、図18(a)の右側の動作時間より、図18(a)の左側の動作時間の方が長いので、平均的には、コンデンサC11の電位が、コンデンサC12の電位より高くなり、コンデンサC10の両端電圧は、コンデンサC10の上側端子が下側端子より低い関係となり、図示の音声電流が流れる。
【0149】
一方、PWM波のデュティ比τが50%より小さい場合には、図18(b)の左側の動作時間より、図18(b)の右側の動作時間の方が長いので、平均的には、コンデンサC12の電位の方がコンデンサC11の電位より高くなり、コンデンサC10の両端電圧は、コンデンサC10の上側端子が下側端子より高い関係となり、図示の音声電流が流れる。
【0150】
以上の通り、本実施例では、LCフィルタとして、チョークコイルCHL1は、コンデンサ列C10,C11,C12とを配置するので、コモンモードノイズを防止しつつ、コンデンサC10においてノーマルモードのノイズを吸収して、上側左スピーカSPtLに高音質の音声出力を実現している。以上の点は、上側右スピーカSPtRについても同様である。なお、左右のスピーカからステレオが出力可能であることは、先に説明した通りである。
【0151】
一方、下側スピーカSPbL、SPbRについては、常にモノラル音が供給されるので、デジタルアンプAMP2のSDATA0端子とSDATA1端子に、共通する音声シリアル信号(L1+R1)を供給すると共に、図示上側のチョークコイルCHL1に、L0chの出力と、R0chの出力とを重複して供給して、下側左スピーカSPbLを駆動している。
【0152】
また、図示下側のチョークコイルCHL1に、L1chの出力とR1chの出力とを重複して供給して、下側右スピーカSPbRを駆動している。
【0153】
このような駆動方法を採ることで、モノラル音を出力する下側スピーカSPbL,SPbRの出力パワーを増加させている。なお、図15に示す上下パンポット比について、上側を+0.2dB、下側を−0.2dBとするのは、図17の回路構成を前提としたものである。
【0154】
以上、本発明の実施例について詳細に説明したが、具体的な記載内容は特に本発明を限定しない。例えば、実施例では、スロットマシンについて説明したが、弾球遊技機など他の遊技機にも本発明は好適に適用可能である。
【符号の説明】
【0155】
50 主制御手段
60 演出制御手段
62 電源手段
GEPR 制御プロセッサ
SDROM 音声メモリ
SDPR 音声プロセッサ
AMP1,AMP2 デジタルアンプ
CHL1 チョークコイル
C11 第1コンデンサ
C12 第2コンデンサ
C10 第3コンデンサ

関連特許

株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
株式会社藤商事
遊技機
個人
運動器具
株式会社三共
遊技機
株式会社三共
遊技機
株式会社三共
遊技機
株式会社三共
遊技機